
Tables
10
April 2001 Revised October 2005
SPRS174M
List of Tables
Table
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21. Hardware Features
15
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22. Signal Descriptions
19
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31. Addresses of Flash Sectors in F2812 and F2811
32
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32. Addresses of Flash Sectors in F2810
32
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33. Wait States
34
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34. Boot Mode Selection
37
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35. Peripheral Frame 0 Registers
41
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36. Peripheral Frame 1 Registers
41
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37. Peripheral Frame 2 Registers
42
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38. Device Emulation Registers
43
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39. XINTF Configuration and Control Register Mappings
45
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310. XREVISION Register Bit Definitions
45
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311. PIE Peripheral Interrupts
47
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312. PIE Configuration and Control Registers
48
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313. External Interrupts Registers
49
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314. PLL, Clocking, Watchdog, and Low-Power Mode Registers
51
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315. PLLCR Register Bit Definitions
52
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316. Possible PLL Configuration Modes
54
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317. F281x and C281x Low-Power Modes
56
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41. CPU-Timers 0, 1, 2 Configuration and Control Registers
59
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42. Module and Signal Names for EVA and EVB
60
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43. EVA Registers
61
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44. ADC Registers
69
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45. 3.3-V eCAN Transceivers for the TMS320F281x and TMS320C281x DSPs
71
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46. CAN Registers Map
73
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47. McBSP Register Summary
76
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48. SCI-A Registers
79
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49. SCI-B Registers
79
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410. SPI Registers
82
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411. GPIO Mux Registers
84
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412. GPIO Data Registers
85
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61. Typical Current Consumption by Various Peripherals (at 150 MHz)
97
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62. Recommended “Low-Dropout Regulators”
98
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63. TMS320F281x and TMS320C281x Clock Table and Nomenclature
101
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64. Input Clock Frequency
101
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65. XCLKIN Timing Requirements PLL Bypassed or Enabled
102
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66. XCLKIN Timing Requirements PLL Disabled
102
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67. Possible PLL Configuration Modes
102
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68. XCLKOUT Switching Characteristics (PLL Bypassed or Enabled)
103
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69. Reset (XRS) Timing Requirements
103
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610. IDLE Mode Timing Requirements
108
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611. IDLE Mode Switching Characteristics
108
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612. STANDBY Mode Timing Requirements
108
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
613. STANDBY Mode Switching Characteristics
109
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614. HALT Mode Timing Requirements
110
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615. HALT Mode Switching Characteristics
110
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .