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参数资料
型号： TMS320C2812ZHHS
厂商： TEXAS INSTRUMENTS INC
元件分类： 数字信号处理
英文描述： 16-BIT, 150 MHz, OTHER DSP, PBGA179
封装： LEAD FREE, BGA-179
文件页数： 27/156页
文件大小： 1826K
代理商： TMS320C2812ZHHS
Electrical Specifications
122
April 2001 Revised October 2005
SPRS174M
Table 627. SPI Slave Mode External Timing (Clock Phase = 1)
NO.
MIN
MAX
UNIT
12
tc(SPC)S
Cycle time, SPICLK
8tc(LCO)
ns
13§
tw(SPCH)S
Pulse duration, SPICLK high (clock polarity = 0)
0.5tc(SPC)S 10 0.5tc(SPC)S
ns
13§
tw(SPCL)S
Pulse duration, SPICLK low (clock polarity = 1)
0.5tc(SPC)S 10 0.5tc(SPC)S
ns
14§
tw(SPCL)S
Pulse duration, SPICLK low (clock polarity = 0)
0.5tc(SPC)S 10 0.5tc(SPC)S
ns
14§
tw(SPCH)S
Pulse duration, SPICLK high (clock polarity = 1)
0.5tc(SPC)S 10 0.5tc(SPC)S
ns
17§
tsu(SOMI-SPCH)S Setup time, SPISOMI before SPICLK high (clock polarity = 0)
0.125tc(SPC)S
ns
17§
tsu(SOMI-SPCL)S
Setup time, SPISOMI before SPICLK low (clock polarity = 1)
0.125tc(SPC)S
ns
18§
tv(SPCH-SOMI)S
Valid time, SPISOMI data valid after SPICLK high
(clock polarity =0)
0.75tc(SPC)S
ns
18§
tv(SPCL-SOMI)S
Valid time, SPISOMI data valid after SPICLK low
(clock polarity =1)
0.75tc(SPC)S
ns
21§
tsu(SIMO-SPCH)S Setup time, SPISIMO before SPICLK high (clock polarity = 0)
0
ns
21§
tsu(SIMO-SPCL)S
Setup time, SPISIMO before SPICLK low (clock polarity = 1)
0
ns
22§
tv(SPCH-SIMO)S
Valid time, SPISIMO data valid after SPICLK high
(clock polarity = 0)
0.5tc(SPC)S
ns
22§
tv(SPCL-SIMO)S
Valid time, SPISIMO data valid after SPICLK low
(clock polarity = 1)
0.5tc(SPC)S
ns
The MASTER / SLAVE bit (SPICTL.2) is cleared and the CLOCK PHASE bit (SPICTL.3) is set.
tc(SPC) = SPI clock cycle time =
LSPCLK
4
or
LSPCLK
(SPIBRR
) 1)
tc(LCO) = LSPCLK cycle time
§ The active edge of the SPICLK signal referenced is controlled by the CLOCK POLARITY bit (SPICCR.6).
Data Valid
22
SPISIMO
SPISOMI
SPICLK
(clock polarity = 1)
SPICLK
(clock polarity = 0)
SPISIMO Data
Must Be Valid
SPISOMI Data Is Valid
21
12
18
17
14
13
SPISTE
In the slave mode, the SPISTE signal should be asserted low at least 0.5tc(SPC) before the valid SPI clock edge and
remain low for at least 0.5tc(SPC) after the receiving edge (SPICLK) of the last data bit.
Figure 628. SPI Slave Mode External Timing (Clock Phase = 1)
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PDF描述
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