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参数资料
型号： TMS320C2812ZHHS
厂商： TEXAS INSTRUMENTS INC
元件分类： 数字信号处理
英文描述： 16-BIT, 150 MHz, OTHER DSP, PBGA179
封装： LEAD FREE, BGA-179
文件页数： 53/156页
文件大小： 1826K
代理商： TMS320C2812ZHHS
Electrical Specifications
146
April 2001 Revised October 2005
SPRS174M
6.31
Multichannel Buffered Serial Port (McBSP) Timing
6.31.1
McBSP Transmit and Receive Timing
Table 647. McBSP Timing Requirements
NO.
MIN
MAX
UNIT
McBSP module clock (CLKG, CLKX, CLKR) range
1
kHz
McBSP module clock (CLKG, CLKX, CLKR) range
20§
MHz
McBSP module cycle time (CLKG, CLKX, CLKR) range
50
ns
McBSP module cycle time (CLKG, CLKX, CLKR) range
1
ms
M11
tc(CKRX)
Cycle time, CLKR/X
CLKR/X ext
2P
ns
M12
tw(CKRX)
Pulse duration, CLKR/X high or CLKR/X low
CLKR/X ext
P7
ns
M13
tr(CKRX)
Rise time, CLKR/X
CLKR/X ext
7
ns
M14
tf(CKRX)
Fall time, CLKR/X
CLKR/X ext
7
ns
M15
tsu(FRH-CKRL)
Setup time, external FSR high before CLKR low
CLKR int
18
ns
M15
tsu(FRH-CKRL)
Setup time, external FSR high before CLKR low
CLKR ext
2
ns
M16
th(CKRL-FRH)
Hold time, external FSR high after CLKR low
CLKR int
0
ns
M16
th(CKRL-FRH)
Hold time, external FSR high after CLKR low
CLKR ext
6
ns
M17
tsu(DRV-CKRL)
Setup time, DR valid before CLKR low
CLKR int
18
ns
M17
tsu(DRV-CKRL)
Setup time, DR valid before CLKR low
CLKR ext
2
ns
M18
th(CKRL-DRV)
Hold time, DR valid after CLKR low
CLKR int
0
ns
M18
th(CKRL-DRV)
Hold time, DR valid after CLKR low
CLKR ext
6
ns
M19
tsu(FXH-CKXL)
Setup time, external FSX high before CLKX low
CLKX int
18
ns
M19
tsu(FXH-CKXL)
Setup time, external FSX high before CLKX low
CLKX ext
2
ns
M20
th(CKXL-FXH)
Hold time, external FSX high after CLKX low
CLKX int
0
ns
M20
th(CKXL-FXH)
Hold time, external FSX high after CLKX low
CLKX ext
6
ns
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of that signal are
also inverted.
2P = 1/CLKG in ns. CLKG is the output of sample rate generator mux. CLKG =
CLKSRG
(1
) CLKGDV)
.
CLKSRG can be LSPCLK, CLKX, CLKR as source. CLKSRG
≤ (SYSCLKOUT/2). McBSP performance is limited by I/O buffer switching speed.
§ Internal clock prescalers must be adjusted such that the McBSP clock (CLKG, CLKX, CLKR) speeds are not greater than the I/O buffer speed
limit (20 MHz).
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PDF描述
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参数描述
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