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参数资料
型号： TMS320C2812ZHHS
厂商： TEXAS INSTRUMENTS INC
元件分类： 数字信号处理
英文描述： 16-BIT, 150 MHz, OTHER DSP, PBGA179
封装： LEAD FREE, BGA-179
文件页数： 20/156页
文件大小： 1826K
代理商： TMS320C2812ZHHS
Electrical Specifications
116
April 2001 Revised October 2005
SPRS174M
6.20
SPI
Master
Mode
T
iming
T
able
624.
SPI
Master
Mode
External
T
iming
(Clock
Phase
=
0)
NO.
SPI
WHEN
(SPIBRR
+
1)
IS
EVEN
OR
SPIBRR
=
0
OR
2
SPI
WHEN
(SPIBRR
+
1)
IS
ODD
AND
SPIBRR
>
3
UNIT
NO.
MIN
MAX
MIN
MAX
UNIT
1
t c(SPC)M
Cycle
time,
SPICLK
4t
c(L
C
O)
128t
c(L
C
O)
5t
c(L
C
O)
127t
c(L
C
O)
ns
2
§
t w(SPCH)M
Pulse
duration,
SPICLK
high
(clock
polarity
=
0)
0.5t
c(SPC)M
10
0.5t
c(SPC)M
0.5t
c(SPC)M
0.5t
c(L
C
O)
1
0
0.5t
c(SPC)M
0.5t
c(L
C
O)
ns
2
§
t w(SPCL)M
Pulse
duration,
SPICLK
low
(clock
polarity
=
1)
0.5t
c(SPC)M
1
0
0.5t
c(SPC)M
0.5t
c(SPC)M
0.5t
c(L
C
O)
1
0
0.5t
c(SPC)M
0.5t
c(L
C
O)
ns
3
§
t w(SPCL)M
Pulse
duration,
SPICLK
low
(clock
polarity
=
0)
0.5t
c(SPC)M
1
0
0.5t
c(SPC)M
0.5t
c(SPC)M
+
0.5t
c(L
C
O)
10
0.5t
c(SPC)M
+
0.5t
c(L
C
O)
ns
3
§
t w(SPCH)M
Pulse
duration,
SPICLK
high
(clock
polarity
=
1)
0.5t
c(SPC)M
1
0
0.5t
c(SPC)M
0.5t
c(SPC)M
+
0.5t
c(L
C
O)
1
0
0.5t
c(SPC)M
+
0.5t
c(L
C
O)
ns
4
§
t d(SPCH-SIMO)M
Delay
time,
SPICLK
high
to
SPISIMO
valid
(clock
polarity
=
0)
10
10
ns
4
§
t d(SPCL-SIMO)M
Delay
time,
SPICLK
low
to
SPISIMO
valid
(clock
polarity
=
1)
10
10
ns
5
§
t v(SPCL-SIMO)M
V
alid
time,
SPISIMO
data
valid
after
SPICLK
low
(clock
polarity
=
0)
0.5t
c(SPC)M
10
0.5t
c(SPC)M
+
0.5t
c(L
C
O)
10
ns
5
§
t v(SPCH-SIMO)M
V
alid
time,
SPISIMO
data
valid
after
SPICLK
high
(clock
polarity
=
1)
0.5t
c(SPC)M
10
0.5t
c(SPC)M
+
0.5t
c(L
C
O)
10
ns
8
§
t su(SOMI-SPCL)M
Setup
time,
SPISOMI
before
SPICLK
low
(clock
polarity
=
0)
0
ns
8
§
t su(SOMI-SPCH)M
Setup
time,
SPISOMI
before
SPICLK
high
(clock
polarity
=
1)
0
ns
9
§
t v(SPCL-SOMI)M
V
alid
time,
SPISOMI
data
valid
after
SPICLK
low
(clock
polarity
=
0)
0.25t
c(SPC)M
10
0.5t
c(SPC)M
0.5t
c(L
C
O)
1
0
ns
9
§
t v(SPCH-SOMI)M
V
alid
time,
SPISOMI
data
valid
after
SPICLK
high
(clock
polarity
=
1)
0.25t
c(SPC)M
1
0
0.5t
c(SPC)M
0.5t
c(L
C
O)
1
0
ns
The
MASTER
/SLA
VE
bit
(SPICTL.2)
is
set
and
the
CLOCK
PHASE
bit
(SPICTL.3)
is
cleared.
t c(SPC)
=
SPI
clock
cycle
time
=
LSPCLK
4
or
LS
PCLK
(SPIBRR
)
1)
t c(L
C
O)
=
LSPCLK
cycle
time
§
The
active
edge
of
the
SPICLK
signal
referenced
is
controlled
by
the
CLOCK
POLARITY
bit
(SPICCR.6).
NOTE:
Internal
clock
prescalers
must
be
adjusted
such
that
the
SPI
clock
speed
is
not
greater
than
the
I/O
buf
fer
speed
limit
(2
0
MHz).
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