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参数资料
| 型号： | TSB43AA82GGW |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PBGA176 |
| 封装： | PLASTIC, BGA-176 |
| 文件页数： | 20/146页 |
| 文件大小： | 770K |
| 代理商： | TSB43AA82GGW |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页当前第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页
916
Table 911. ATAPI Mode
TITLE
ITEM
MIN
MAX
UNIT
t(ui)
Unlimit interlock time
50
ns
t(env)
Emulate time
22
ns
tcyc
Cycle time
25
ns
t(dvs)
Data valid setup time
7
ns
t(dvh)
Data valid hold time
0
ns
t(mli)
Interlock time with minimum
70
ns
t(li)
Unlimited interlock time
50
ns
t(iordyz)
Before driving IORDY
0
ns
9.6
Endianness
When BLeCtl (94h, bit 16) is 1, data from the DMA interface is received in little-endian mode. The differences between
little endian and big endian are described as follows.
The example is for transmitting 1394 quadlet data packets.
D0
D1
D2
D3
Data is transmitted in the order shown below. For 1-, 2-, and 3-byte data, padded data is deleted before transmission.
8-Bit Mode
Big Endian Byte Ordering
4 byte data
D0
D1D2D3
3 byte data
D0
D1D2
D3 is padded with 00h.
2 byte data
D0
D1
D2 and D3 are padded with 00h.
1 byte data
D0
D1, D2, and D3 are padded with 00h.
Little Endian Byte Ordering
4 byte data
D3
D2D1D0
3 byte data
D2
D1D0
D3 is padded with 00h.
2 byte data
D1
D0
D2 and D3 are padded with 00h.
1 byte data
D0
D1, D2, and D3 are padded with 00h.
16-Bit Mode
Big Endian Byte Ordering
4 byte data
{D0, D1}
{D2, D3}
3 byte data
{D0, D1}
{D2, 00h}
D3 is padded with 00h.
2 byte data
{D0, D1}
{00h, 00h}
D2 and D3 are padded with 00h.
1 byte data
{D0, 00h}
{00h, 00h}
D1, D2, and D3 are padded with 00h.
Little Endian Byte Ordering
4 byte data
{D2, D3}
{D0, D1}
3 byte data
{D2, 00h}
{D0, D1}
D3 is padded with 00h.
2 byte data
{00h, 00h}
{D0, D1}
D2 and D3 are padded with 00h.
1 byte data
{00h, 00h}
{D0, 00h}
D1, D2, and D3 are padded with 00h.
相关PDF资料 |
PDF描述 |
|---|---|
| TSB43DA42GHCR | PCI BUS CONTROLLER, PBGA196 |
| TSB500SK02 | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
| TSB500SK10MDS | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
| TSB5000331DS | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
| TSB5000831 | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| TSB43AA82GHH | 制造商:Texas Instruments 功能描述: |
| TSB43AA82I | 制造商:TI 制造商全称:Texas Instruments 功能描述:1394 INTEGRATED PHY AND LINK LAYER CONTROLLER |
| TSB43AA82IGGW | 功能描述:1394 接口集成电路 2Port Hi Perf Integ Phy&Link Layer Chip RoHS:否 制造商:Texas Instruments 类型:Link Layer Controller 工作电源电压: 封装 / 箱体:LQFP 封装:Tray |
| TSB43AA82PGE | 功能描述:1394 接口集成电路 2Port Hi Perf Integ Phy&Link Layer Chip RoHS:否 制造商:Texas Instruments 类型:Link Layer Controller 工作电源电压: 封装 / 箱体:LQFP 封装:Tray |
| TSB43AA82PGEG4 | 功能描述:1394 接口集成电路 2Port Hi Per Int Phy & Link Layer Chip RoHS:否 制造商:Texas Instruments 类型:Link Layer Controller 工作电源电压: 封装 / 箱体:LQFP 封装:Tray |
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