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参数资料
| 型号： | UPD44647366AF5-E25-FQ1 |
| 厂商： | Renesas Electronics America |
| 文件页数： | 31/42页 |
| 文件大小： | 0K |
| 描述： | SRAM QDRII 72MBIT 165-PBGA |
| 标准包装： | 1 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步，QDR II+ |
| 存储容量： | 72M（2M x 36） |
| 速度： | 400MHz |
| 接口： | 并联 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 165-LBGA |
| 供应商设备封装： | 165-PBGA（13x15） |
| 包装： | 散装 |
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μ PD44647094A-A, 44647184A-A, 44647364A-A, 44647096A-A, 44647186A-A, 44647366A-A
Output Pin States of CQ, CQ#, QVLD and Q
Instructions
Control-Register Status
Output Pin Status
CQ, CQ#, QVLD
Q
EXTEST
IDCODE
SAMPLE-Z
SAMPLE
BYPASS
0
1
0
1
0
1
0
1
0
1
Update
Update
SRAM
SRAM
High-Z
High-Z
SRAM
SRAM
SRAM
SRAM
High-Z
Update
SRAM
SRAM
High-Z
High-Z
SRAM
SRAM
SRAM
SRAM
Remark
The output pin statuses during each instruction vary according
to the Control-Register status (value of Boundary Scan
Register, bit no. 109).
There are three statuses:
Boundary Scan
Register
CAPTURE
Register
Update : Contents of the “Update Register” are output to
the output pin (QDR Pad).
SRAM : Contents of the SRAM internal output “SRAM
Output” are output to the output pin (QDR Pad).
High-Z : The output pin (QDR Pad) becomes high
impedance by controlling of the “High-Z JTAG
ctrl”.
The Control-Register status is set during Update-DR at the
Update
Register
Update
QDR
Pad
High-Z
SRAM
Output
Driver
SRAM
Output
SRAM
EXTEST or SAMPLE instruction.
High-Z
JTAG ctrl
In case checking the QVLD output status in EXTEST mode,
please make sure stay DLL# pin HIGH.
Data Sheet M19962EJ2V0DS
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PDF描述 |
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参数描述 |
|---|---|
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