参数资料
| 型号： | AD14060LBF-4 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 14/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP CMOS 32BIT 308CQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，连接端口，串行端口 |
| 时钟速率： | 40MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 2MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 308-CBQFP |
| 供应商设备封装： | 308-CQFP（52x52） |
| 包装： | 托盘 |
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AD14060/AD14060L
Rev. B | Page 21 of 48
Table 17. 2× CLK Speed Operation
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Receive
Timing Requirements:
tSLDCL
Data Setup before LCLK Low
2.75
2.25
ns
tHLDCL
Data Hold after LCLK Low
2.25
ns
tLCLKIW
LCLK Period (2× Operation)
tCK/2
ns
tLCLKRWL
LCLK Width Low
4.6
5.25
ns
tLCLKRWH
LCLK Width High
4.25
4.5
ns
Switching Characteristics:
tDLAHC
LACK High Delay after CLKIN High
18 + DT/2
31.5 + DT/2
18 + DT/2
30.5 + DT/2
ns
tDLALC
LACK Low Delay after LCLK High1
6
17.8
6
19
ns
Transmit
Timing Requirements:
tSLACH
LACK Setup before LCLK High
20.25
19
ns
tHLACH
LACK Hold after LCLK High
6.5
ns
Switching Characteristics:
tDLCLK
LCLK Delay after CLKIN
9
ns
tDLDCH
Data Delay after LCLK High
3.25
2.75
ns
tHLDCH
Data Hold after LCLK High
2
ns
tLCLKTWL
LCLK Width Low
(tCK/4) 1
(tCK/4) + 1.5
(tCK/4) 0.75
(tCK/4) + 1.5
ns
tLCLKTWH
LCLK Width High
(tCK/4) 1.5
(tCK/4) + 1
(tCK/4) 1.5
(tCK/4) + 1
ns
tDLACLK
LCLK Low Delay after LACK High
(tCK/4) + 9
(3 × tCL/4) + 17
(tCK/4) + 9
(3 × tCL/4) + 17
ns
1 LACK goes low with tDLALC relative to the rising edge of LCLK after the first nibble is received. LACK does not go low, if the receiver’s link buffer is not about to fill.
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