参数资料
| 型号： | AD14060LBF-4 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 9/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP CMOS 32BIT 308CQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，连接端口，串行端口 |
| 时钟速率： | 40MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 2MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 308-CBQFP |
| 供应商设备封装： | 308-CQFP（52x52） |
| 包装： | 托盘 |
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AD14060/AD14060L
Rev. B | Page 17 of 48
THREE-STATE TIMING—BUS MASTER, BUS SLAVE, HBR, SBTS
These specifications show how the memory interface is disabled (stops driving) or enabled (resumes driving) relative to CLKIN and the
SBTS pin. This timing is applicable to bus master transition cycles (BTC) and host transition cycles (HTC) as well as the SBTS pin.
Table 14. Specifications
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Timing Requirements:
tSTSCK
SBTS Setup before CLKIN
12.5 + DT/2
ns
tHTSCK
SBTS Hold before CLKIN
5.5 + DT/2
ns
Switching Characteristics:
tMIENA
Address/Select Enable after CLKIN
1.5 DT/8
1.25 DT/8
ns
tMIENS
Strobes Enable after CLKIN1
1.5 DT/8
ns
tMIENHG
HBG Enable after CLKIN
1.5 DT/8
ns
tMITRA
Address/Select Disable after CLKIN
1 DT/4
1.25 DT/4
ns
tMITRS
Strobes Disable after CLKIN1
2.5 DT/4
ns
tMITRHG
HBG Disable after CLKIN
3 DT/4
ns
tDATEN
Data Enable after CLKIN2
9 + 5 DT/16
ns
tDATTR
Data Disable after CLKIN2
0 DT/8
8 DT/8
0 DT/8
8 DT/8
ns
tACKEN
ACK Enable after CLKIN2
7.5 + DT/4
ns
tACKTR
ACK Disable after CLKIN2
1 DT/8
+7 DT/8
1 DT/8
+7 DT/8
ns
tADCEN
ADRCLK Enable after CLKIN
2 DT/8
ns
tADCTR
ADRCLK Disable after CLKIN
9 DT/4
ns
tMTRHBG
Memory Interface Disable before HBG Low3
1 + DT/8
ns
tMENHBG
Memory Interface Enable after HBG High3
18.5 + DT
ns
1 Strobes = RD, WR, SW, PAGE, DMAG.
2 In addition to bus master transition cycles, these specifications also apply to bus master and bus slave synchronous read/write.
3 Memory interface = address, RD, WR, MSx, SW, HBG, PAGE,DMAGx, BMS (in EPROM boot mode).
CLKIN
SBTS
ACK
MEMORY
INTERFACE
HBG
MEMORY INTERFACE
ADRCLK
DATA
MEMORY
INTERFACE
tSTSCK
tDATEN
tACKEN
tACKTR
tDATTR
tMENHBG
tHTSCK
tMIENA, tMIENS, tMIENHG
tADCEN
tADCTR
tMTRHBG
tMITRA, tMITRS, tMITRHG
00667-023
= ADDRESS, RD, WR, MSx, SW, HBG, PAGE, DMAGx. BMS (IN EPROM BOOT MODE)
Figure 14. Three-State Timing
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