参数资料
| 型号： | AFE7222IRGCT |
| 厂商： | Texas Instruments |
| 文件页数： | 90/106页 |
| 文件大小： | 0K |
| 描述： | IC AFE 12BIT 65/130MSPS 64VQFN |
| 标准包装： | 1 |
| 位数： | 12 |
| 通道数： | 4 |
| 功率（瓦特）： | 610mW |
| 电压 - 电源，模拟： | 2.85 V ~ 3.6 V |
| 电压 - 电源，数字： | 1.7 V ~ 1.9 V |
| 封装/外壳： | 64-VFQFN 裸露焊盘 |
| 供应商设备封装： | 64-VQFN 裸露焊盘（9x9） |
| 包装： | 标准包装 |
| 其它名称： | 296-30113-6 |
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DAC_DCLK
DACDATA
Ch A
Ch B
th
tsu
th
tsu
t
CLK/6
DAC_DCLK
DAC_DATA
Ch A
Ch B
th
tsu
th
tsu
t
/3
CLK
SLOS711B – NOVEMBER 2011 – REVISED MARCH 2012
A.
tCLK = Time period of DAC input data clock (same as time period of DAC output clock when interpolation is set to 1).
B.
th is minimum hold time required at the AFE722x input.
C.
tsu is minimum setup time required at the AFE722x input.
Figure 10-5. TX 1-Wire Mode Timing Diagram
2-Wire mode, DDR clock: 2 LVDS pairs for the data to each DAC. It will operate in a DDR fashion
serialized to a frequency of 3x the pattern word rate. A frame clock (DAC_FCLKINP/N) at half the word
rate and a bit clock (DAC_DCLKINP/N) at 3x. Example: 50MSPS 12-bit pattern will serialize to
150MHz on each LVDS pair, frame clock of 25MHz and bit clock of 150MHz. Effective serial data rate
is 300Mbps on each LVDS pair due to bit transitions on rising and falling edge of bit clock.
Recommended maximum word rate is ~125MSPS in this mode.
A.
tCLK = Time period of DAC input data clock (same as time period of DAC output clock when interpolation is set to 1).
B.
th is minimum hold time required at the AFE722x input.
C.
tsu is minimum setup time required at the AFE722x input.
Figure 10-6. TX 2-Wire Mode, DDR Clock Timing Diagram
2-Wire mode, SDR clock: 2 LVDS pairs for the data to each DAC. It will operate in a SDR fashion
serialized to a frequency of 6x the pattern word rate. A frame clock (DAC_FCLKINP/N) at the word rate
and a bit clock (DAC_DCLKINP/N) at 6x. Example: 50MSPS 12-bit pattern will serialize to 300MHz on
each LVDS pair, frame clock of 50MHz and bit clock of 300MHz. Effective serial data rate is 300Mbps
on each LVDS pair due to bit transitions on rising edge of bit clock. Recommended maximum word
rate is ~65MSPS in this mode.
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DIGITAL INTERFACE
Copyright 2011–2012, Texas Instruments Incorporated
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