参数资料
| 型号： | DS2154LNA2+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 58/124页 |
| 文件大小： | 0K |
| 描述： | IC TXRX E1 5V 100-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 1/1 |
| 规程： | E1 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
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DS21354/DS21554 3.3V/5V E1 Single-Chip Transceivers
39 of 124
CCR3: COMMON CONTROL REGISTER 3 (Address=1B Hex)
(MSB)
(LSB)
TESE
TCBFS
TIRFS
—
RSRE
THSE
TBCS
RCLA
SYMBOL
POSITION
NAME AND DESCRIPTION
TESE
CCR3.7
Transmit-Side Elastic Store Enable.
0 = elastic store is bypassed
1 = elastic store is enabled
TCBFS
CCR3.6
Transmit Channel Blocking Registers (TCBR) Function Select.
0 = TCBRs define the operation of the TCHBLK output pin
1 = TCBRs define which signaling bits are to be inserted
TIRFS
CCR3.5
Transmit Idle Registers (TIR) Function Select. See Section 10.1 for
details.
0 = TIRs define in which channels to insert idle code
1 = TIRs define in which channels to insert data from RSER (i.e., Per-
Cannel Loopback function)
-
CCR3.4
Not Assigned. Should be set to zero when written to.
RSRE
CCR3.3
Receive-Side Signaling Reinsertion Enable. See Section 10.2 for details.
0 = do not reinsert signaling bits into the data stream presented at the
RSER pin
1 = reinsert the signaling bits into data stream presented at the RSER pin
THSE
CCR3.2
Transmit-Side Hardware Signaling Insertion Enable. See Section 10.1
for details.
0 = do not insert signaling from the TSIG pin into the data stream
presented at the TSER pin
1 = insert signaling from the TSIG pin into the data stream presented at
the TSER pin
TBCS
CCR3.1
Transmit-Side Backplane Clock Select.
0 = if TSYSCLK is 1.544MHz
1 = if TSYSCLK is 2.048MHz/4.096MHz/8.192MHz
RCLA
CCR3.0
Receive Carrier Loss (RCL) Alternate Criteria.
0 = RCL declared upon 255 consecutive zeros (125
ms)
1 = RCL declared upon 2048 consecutive zeros (1ms)
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PDF描述 |
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