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参数资料
| 型号： | DS3131 |
| 厂商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分类： | Telecom IC:Other |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA256 |
| 封装： | 27 X 27 MM, PLASTIC, BGA-256 |
| 文件页数： | 132/174页 |
| 文件大小： | 1261K |
| 代理商： | DS3131 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页当前第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页
DS3131
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Table 7-B. Receive Bit-Synchronous HDLC Packet Processing Outcomes
OUTCOME
CRITERIA
EOF/Normal Packet
Integral number of packets > min and < max is received and CRC is okay
EOF/Bad FCS
Integral number of packets > min and < max is received and CRC is bad
Abort Detected
Seven or more 1s in a row detected
EOF/Too Few Bytes
Less than the packet minimum is received (if detection enabled)
Too Many Bytes
Greater than the packet maximum is received (if detection enabled)
EOF/Bad Number of Bits
Not an integral number of bytes received
FIFO Overflow
Tried to write a byte into an already full FIFO
Note:
EOF = End of Frame, which means that this outcome is not determined until a closing flag is detected.
If any of the 40 receive HDLC channels detects an abort sequence, a FCS checksum error, or if the
packet length was incorrect, then the appropriate status bit in the status register for DMA (SDMA) is set.
If enabled, the setting of any of these statuses can cause a hardware interrupt to occur. See Section 5.3.2
for details about the operation of these status bits.
Table 7-C. Receive Bit-Synchronous HDLC Functions
Zero Destuff
This operation is disabled if the channel is set to transparent mode.
Flag Detection and Byte
Alignment
Okay to have two packets separated by only one flag or by two flags sharing 0. This
operation is disabled if the channel is set to transparent mode.
Octet Length Check
The maximum check is programmable up to 65,536 Bytes through the RHPL
register. The maximum check can be disabled through the ROLD control bit in the
RHCR register. The minimum and maximum counts include the FCS. An error is
also reported if a noninteger number of octets occur between flags.
CRC Check
Can be either set to CRC-16 or CRC-32 or none. The CRC can be passed through to
the PCI bus or not. The CRC check is disabled if the channel is set to transparent
mode.
Abort Detection
Checks for seven or more 1s in a row.
Invert Data
All data (including the flags and FCS) is inverted before HDLC processing. Also
available in the transparent mode.
Bit Flip
The first bit received becomes either the LSB (normal mode) or the MSB (telecom
mode) of the byte stored in the FIFO. Also available in the transparent mode.
Transparent Mode
If enabled, flag detection, zero destuffing, abort detection, length checking, and
FCS checking are disabled. Data is passed to the PCI bus on octet (byte) boundaries
in unchannelized operation.
相关PDF资料 |
PDF描述 |
|---|---|
| DS3134 | DATACOM, FRAMER, PBGA256 |
| DS3150QN | DATACOM, PCM TRANSCEIVER, PQCC28 |
| DS3150Q | DATACOM, PCM TRANSCEIVER, PQCC28 |
| DS3150TN | DATACOM, PCM TRANSCEIVER, PDIP48 |
| DS3150T | DATACOM, PCM TRANSCEIVER, PQFP48 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| DS-313-PIN | 功能描述:信号调节 RoHS:否 制造商:EPCOS 产品:Duplexers 频率:782 MHz, 751 MHz 频率范围: 电压额定值: 带宽: 阻抗:50 Ohms 端接类型:SMD/SMT 封装 / 箱体:2.5 mm x 2 mm 工作温度范围:- 30 C to + 85 C 封装:Reel |
| DS31400 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:8-Input, 14-Output, Dual DPLL Timing IC with Sub-ps Output Jitter |
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