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参数资料
| 型号： | DS3131 |
| 厂商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分类： | Telecom IC:Other |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA256 |
| 封装： | 27 X 27 MM, PLASTIC, BGA-256 |
| 文件页数： | 133/174页 |
| 文件大小： | 1261K |
| 代理商： | DS3131 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页当前第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页
DS3131
61 of 174
Table 7-D. Transmit Bit-Synchronous HDLC Functions
Zero Stuffing
Only used between opening and closing flags. Is disabled in between a closing flag
and an opening flag and for sending aborts and/or interfill data. Disabled if the
channel is set to the transparent mode.
Interfill Selection
Can be either 7Eh or FFh.
Flag Generation
A programmable number of flags (1 to 16) can be set between packets. Disabled if
the channel is set to the transparent mode.
CRC Generation
Can be either CRC-16 or CRC-32 or none. Disabled if the channel is set to
transparent mode.
Invert Data
All data (including the flags and FCS) is inverted after processing. Also available in
the transparent mode.
Bit Flip
The LSB (normal mode) of the byte from the FIFO becomes the first bit sent or the
MSB (telecom mode) becomes the first bit sent. Also available in the transparent
mode.
Transparent Mode
If enabled, flag generation, zero stuffing, and FCS generation is disabled.
Passes bytes from the PCI Bus to Layer 1 on octet (byte) boundaries.
Invert FCS
When enabled, it inverts all of the bits in the FCS (useful for HDLC testing).
7.3 Bit-Synchronous HDLC Register Description
Register Name:
RH[n]CR, where n= 0 to 39 (one for each port)
Register Description:
Receive HDLC Port [n] Control Register
Register Address:
See the Register Map in Section 4.5.
Bit #
7
6
5
4
3
2
1
0
Name
RABTD
RCS
RBF
RID
RCRC1
RCRC0
ROLD
RTRANS
Default
0
Bit #
15
14
13
12
11
10
9
8
Name
reserved
RPEN
RZDD
Default
0
Note:
Bits that are underlined are read-only; all other bits are read-write.
Bit 0/Receive Transparent Enable (RTRANS). When this bit is set low, the HDLC controller performs flag
delineation, zero destuffing, abort detection, octet length checking (if enabled via ROLD), and FCS checking (if
enabled via RCRC0/1). When this bit is set high, the HDLC controller does not perform flag delineation, zero
destuffing, and abort detection, octet length checking, or FCS checking. When in transparent mode, the device
must not be configured to write done-queue descriptors only at the end of a packet if it is desired that done-queue
descriptors be written; there is not an end of packet on the receive side in transparent mode by definition. For more
information about done-queue configuration, see Section 9.3.5: dword 1, Bit 1/Done Queue Select (DQS). Please
note that an end of packet does not occur on the receive side while in transparent mode.
0 = transparent mode disabled
1 = transparent mode enabled
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PDF描述 |
|---|---|
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| DS3150T | DATACOM, PCM TRANSCEIVER, PQFP48 |
相关代理商/技术参数 |
参数描述 |
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