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参数资料
| 型号： | DS3131 |
| 厂商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分类： | Telecom IC:Other |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA256 |
| 封装： | 27 X 27 MM, PLASTIC, BGA-256 |
| 文件页数： | 136/174页 |
| 文件大小： | 1261K |
| 代理商： | DS3131 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页当前第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页
DS3131
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Bit 4/Transmit Invert Data Enable (TID). When this bit is set low, the outgoing HDLC packets are not inverted
after being generated. When this bit is set high, the HDLC controller inverts all the data (flags, information fields,
and FCS) after the packet has been generated.
0 = do not invert data
1 = invert all data (including flags and FCS)
Bit 5/Transmit Bit Flip (TBF). When this bit is set low, the HDLC controller obtains the first HDLC bit to be
transmitted from the lowest bit position of the PCI bus bytes (i.e., PAD[0], PAD[8], PAD[16], PAD[24]). When
this bit is set high, the HDLC controller obtains the first HDLC bit to be transmitted from the highest bit position
of the PCI bus bytes (i.e., PAD[7], PAD[15], PAD[23], PAD[31]).
0 = the first HDLC bit transmitted is obtained from the lowest bit position of the bytes on the PCI bus
1 = the first HDLC bit transmitted is obtained from the highest bit position of the bytes on the PCI bus
Bit 6/Transmit Corrupt FCS (TCFCS). When this bit is set low, the HDLC controller allows the frame
checksum sequence (FCS) to be transmitted as generated. When this bit is set high, the HDLC controller inverts all
the bits of the FCS before transmission occurs. This is useful in debugging and testing HDLC channels at the
system level.
0 = generate FCS normally
1 = invert all FCS bits
Bit 7/Transmit Abort Enable (TABTE). When this bit is set low, the HDLC controller performs normally, only
sending an abort sequence (eight 1s in a row) when an error occurs in the PCI block or the FIFO underflows.
When this bit is set high, the HDLC controller continuously transmits an all-ones pattern (i.e., an abort sequence).
This bit is still active when the HDLC controller is configured in the transparent mode (TTRANS = 1).
0 = normal generation of abort
1 = constant abort generated
Bits 8 to 11/Transmit Flag Generation Bits 0 to 3 (TFG0/TFG1/TFG2/TFG3). These four bits determine how
many flags and interfill bytes are sent in between consecutive packets.
TFG3
TFG2
TFG1
TFG0
ACTION
0
Share closing and opening flag
0
1
Closing flag/no interfill bytes/opening flag
0
1
0
Closing flag/1 interfill byte/opening flag
0
1
Closing flag/2 interfill bytes/opening flag
0
1
0
Closing flag/3 interfill bytes/opening flag
0
1
0
1
Closing flag/4 interfill bytes/opening flag
0
1
0
Closing flag/5 interfill bytes/opening flag
0
1
Closing flag/6 interfill bytes/opening flag
1
0
Closing flag/7 interfill bytes/opening flag
1
0
1
Closing flag/8 interfill bytes/opening flag
1
0
1
0
Closing flag/9 interfill bytes/opening flag
1
0
1
Closing flag/10 interfill bytes/opening flag
1
0
Closing flag/11 interfill bytes/opening flag
1
0
1
Closing flag/12 interfill bytes/opening flag
1
0
Closing flag/13 interfill bytes/opening flag
1
Closing flag/14 interfill bytes/opening flag
Bit 12/Transmit Zero Stuffing Disable (TZSD). When this bit is set low, the HDLC controller performs zero
stuffing on the outgoing data stream. When this bit is set high, the outgoing data stream is not zero stuffed. This
bit is ignored when the HDLC controller is configured in the transparent mode (TTRANS = 1).
0 = zero stuffing enabled
1 = zero stuffing disabled
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