EPM2210GF256A5N PDF资料下载(92/108 页)FLASH PLD, PBGA256

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参数资料

型号：	EPM2210GF256A5N
厂商：	ALTERA CORP
元件分类：	PLD
英文描述：	FLASH PLD, PBGA256
封装：	17 X 17 MM, 1 MM PITCH, LEAD FREE, FBGA-256
文件页数：	92/108页
文件大小：	1342K
代理商：	EPM2210GF256A5N

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5–14Core Version a.b.c variable

Altera Corporation

MAX II Device Handbook, Volume 1

July 2008

Timing Model and Specifications

Table 5–16. IOE Internal Timing Microparameters

Symbol

Parameter

–3 Speed

Grade

–4 Speed

Grade

–5 Speed

Grade

–6 Speed

Grade

–7 Speed

Grade

Unit

Min

Max

Min

Max

Min

Max

Min

Max

Min

Max

tFASTIO

Data output delay

from adjacent LE to

I/O block

—

159

—

207

—

254

—

170

—

348

ps

tIN

I/O input pad and

buffer delay

—

708

—

920

—

1,132

—

907

—

970

ps

tGLOB (1)

I/O input pad and

buffer delay used

as global signal pin

—

1,519

—

1,974

—

2,430

—

2,261

—

2,670

ps

tIOE

Internally

generated output

enable delay

—

354

—

374

—

460

—

530

—

966

ps

tDL

Input routing delay

—

224

—

291

—

358

—

318

—

410

ps

tOD (2)

Output delay buffer

and pad delay

—

1,064

—

1,383

—

1,702

—

1,319

—

1,526

ps

tXZ (3)

Output buffer

disable

delay

—

756

—

982

—

1,209

—

1,045

—

1,264

ps

tZX (4)

Output buffer

enable

delay

—

1,003

—

1,303

—

1,604

—

1,160

—

1,325

ps

Notes to Table 5–16

:

(1)

Delay numbers for tGLOB differ for each device density and speed grade. The delay numbers for tGLOB, shown in

Table 5–16, are based on an EPM240 device target.

(2)

Refer to Tables 5–29 and 5–31 for delay adders associated with different I/O standards, drive strengths, and slew

rates.

(3)

Refer to Tables 5–19 and 5–20 for tXZ delay adders associated with different I/O standards, drive strengths, and

slew rates.

(4)

Refer to Tables 5–17 and 5–18 for tZX delay adders associated with different I/O standards, drive strengths, and

slew rates.

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