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参数资料
| 型号： | GT- 32090 |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Highly Integrated Single-Chip System Controller(高集成单片系统控制器) |
| 中文描述： | 高度集成的单芯片系统控制器（高集成单片系统控制器） |
| 文件页数： | 10/67页 |
| 文件大小： | 524K |
| 代理商： | GT- 32090 |
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GT-32090 System Controller For i960JX Processors
18
Galileo
Technology, Inc.
CS[1] Decode Address, Offset: 0x414
CS[2] Decode Address, Offset: 0x418
BootCS Decode Address, Offset: 0x41c
3.5 DRAM Refresh Configuration
This register specifies refresh parameters. The time between DRAM refresh cycles is programmable, with the option to
refresh all the banks at the same time or in staggered fashion.
Refresh Configuration, Offset: 0x420
Bits
Field Name
Function
Initial Value
3:0
Low
Lowest decoded address value for CS[1] activation.
0x2
7:4
High
Highest decoded address value for CS[1] activation.
0x3
Bits
Field Name
Function
Initial Value
3:0
Low
Lowest decoded address value for CS[2] activation.
0x4
7:4
High
Highest decoded address value for CS[2] activation.
0x5
Bits
Field Name
Function
Initial Value
3:0
Low
Lowest decoded address value for BootCS activation.
0x7
7:4
High
Highest decoded address value for BootCS activation.
0x7
Bits
Field name
Function
Initial Value
15:0
RefIntCnt
Refresh interval count value. The number of clock
cycles between refreshes. The GT-32090 will perform
CAS before RAS refreshes every ‘RefIntCnt’ clock
cycles.
0xf8
16
StagRef
Staggered refresh.
0 - All the RAS signals are asserted simultaneously at
refresh.
1 - Staggered refresh.
0x0
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