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参数资料
| 型号： | GT- 32090 |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Highly Integrated Single-Chip System Controller(高集成单片系统控制器) |
| 中文描述： | 高度集成的单芯片系统控制器（高集成单片系统控制器） |
| 文件页数： | 30/67页 |
| 文件大小： | 524K |
| 代理商： | GT- 32090 |
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GT-32090 System Controller For i960JX Processors
36
Galileo
Technology, Inc.
7 AC TIMING -
PRELIMINARY/SUBJECT TO CHANGE
(TC= 0-70oC; VDD= +5V, +/- 5%)
Notes:
1. All Delays, Setup, and Hold times are referred to Clock rising edge, unless stated otherwise.
2. All outputs are specified for 50pf load.
3. “All Inputs” and “All Outputs” also refer to I/O signals’ behavior.
Symbol
Signals
Description
Min
Max
Unit
t1
Clock
Pulse Width High
13
nS
t2
Clock
Pulse Width Low
13
nS
t3
Clock
Clock Period
30
nS
t4
Clock
Rise Time
3
nS
t5
Clock
Fall Time
3
nS
t6
Rst*
Active
10
Clock
t7
DAdr[10:0],
Delay from Clock Rising or Falling Edge
2
20
nS
t7
ADBusGnt,
DMAAck[2:0]*,
DMAInt[2:0]*,
SCS[3:0]*, SWr*, SRd*,
P/SAddr[1:0], IOWrA*,
IOWrB*, IORdA*,
IORdB*, WrEnA*,
WrEnB*, OEA*, OEB*,
CardEnA[2:1]*,
CardEnB[2:1]*, W/R*,
ADS*, Hold, RdyRcv*,
BE[3:0]*, AD[31:0],
RAS[3:0]*, CAS[3:0]*,
DWr*, LE* (asserted),
LRdOE*, LWrOE*,
BootCS*, DevCS[2:0]*,
WrEn[3:0]*, BufOE*
Delay from Clock Rising Edge
2
15
nS
t8
DAdr[10:0]
Delay from Clock Falling Edge
2
20
nS
t8
P/SData[15:0]
Delay from Clock Falling Edge
2
17
nS
t8
SBE[1:0]*,
CAS[3:0]*,
Delay from Clock Falling Edge
2
15
nS
t8
LE* (deasserted)
Delay from Clock Falling Edge
2
11
nS
t9
All Inputs
Setup
10
nS
t10
All Inputs
Hold
1
nS
t11
All Outputs
Float Delay
2
18
nS
t12
All Outputs
Drive Delay
2
12
nS
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