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参数资料
| 型号： | HMC703LP4E |
| 厂商： | Hittite Microwave Corporation |
| 文件页数： | 42/58页 |
| 文件大小： | 0K |
| 描述： | IC FRACT-N PLL W/SWEEPR 24QFN |
| 标准包装： | 1 |
| 类型： | 整数 N/小数 N 分频 |
| PLL： | 是 |
| 输入： | CMOS |
| 输出： | CMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/无 |
| 频率 - 最大： | 8GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.3V，5V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-VQFN 裸露焊盘 |
| 供应商设备封装： | 24-QFN 裸露焊盘（4x4） |
| 包装： | 标准包装 |
| 其它名称： | 1127-1065-6 |
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P
LL
s
-
s
M
T
6 - 47
HMC703LP4E
v02.0813
8 GHz fractional syntHesizer
For price, delivery and to place orders: Hittite Microwave Corporation, 2 Elizabeth Drive, Chelmsford, MA 01824
978-250-3343 978-250-3373 fax Order On-line at www.hittite.com
Application Support: pll@hittite.com
table 19. reg 06h sD cfG register
BIT
TYPE
NAME
W
DEFLT
DEsCRIPTION
[0]
R/W
Modulator Type
1
Modulator Type A (1) or Type B(0)
Type B is easier to filter out of band, but can have reduced in-band
spectral performance at prescaler frequencies <1.5GHz.
[4:1]
R/W
Reserved 1
4
15
Program 15
[7:5]
R/W
sD Mode
3
0
see “Operational Modes” for mode information.
0 - Fractional
1 - Integer
2 - Exact Freq Fractional (Program Reg 0Dh appropriately)
3 - FM mode (Program Reg 0Ch/Reg 0Dh for F2)
4 - PM mode (Program phase step in Reg 0Ah)
5 - sweep - 1 way - Ramp then Hop (Triggered)
6 - sweep - 2 way - Ramp Both directions (Triggered)
7 - sweep - 2 way Auto - Ramp Both directions Continuously
[8]
R/W
autoseed (Frac modes)
unidirectional phase (PM)
1
Non PM Mode
1: the modulator phase is initialized on trigger events or at the start
of a frequency ramp.
0: the modulator is not re-initialized
In PM mode (Reg06h[7:5]=4)
1: Trigger on rising edge only
0: Bi-phase modulation, level dependent
[9]
R/W
External Trigger Enable
(EXTTRIG_EN)
1
Chooses to use the external TRIG pin for trigger events (frequency
hops, ramp movement, phase or FM modulation). The function of
this bit and the trigger system vary depending on sD Mode. see
“Operational Modes” for more information.
[12:10]
R/W
Reserved 7
3
7
Program to 7
[13]
R/W
Force DsM Clock on
1
0
Forces the modulator clock on, despite being in integer mode. This
is useful to test coupling from digital to analog.
[14]
R/W
BIsT Enable
1
0
Internal Use only - Program to 0
[16:15]
R/W
Number of Bist Cycles
2
0
Internal Use only
[18:17]
R/W
DsM Clock source
2
0
0 - sD Clock from Mcounter (Recommended > 50MHz)
1 - VDIV PFD Clock
2 - RDIV PFD Clock - Use for Phase Coherence
3 - XTAL (Use for BIsT)
[19]
R/W
Invert DsM Clock
1
0
Test/BIsT only
[20]
R/W
Reserved 0
1
0
Program to 0
[21]
R/W
Force RDIV bypass
1
0
If 1, the Rdivider can be used (and exported on GPO), but the PFD
still uses the undivided XTAL
[22]
R/W
Disable Reset of
extra accumulators on ramp
1
0
The Autoseed bit determines if the phase accumulator of the DsM
is reset at the start of a frequency ramp. Normally the other accu-
mulators are also reset - allowing for exact repeatability from cycle-
to-cycle. This extra initialization is avoided if this bit is set - which
can lead to more graceful transients at the start of a ramp.
[23]
R/W
single step Ramp Mode
1
0
single step ramp mode. Advances the ramp one step per trigger.
Can be used to generate arbitrary sweep profiles with an external
trigger. Can also be used for sweep synchronization with the
system.
相关PDF资料 |
PDF描述 |
|---|---|
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| HMC830LP6GE | IC FRACT-N PLL W/VCO 40QFN |
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| HMP8156ACNZ | IC VIDEO ENCODER NTSC/PAL 64MQFP |
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相关代理商/技术参数 |
参数描述 |
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