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参数资料
| 型号： | IDT82V3280PF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 143/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280PF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页当前第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页
IDT82V3280
WAN PLL
Programming Information
143
June 19, 2006
OUT8_FREQ_CNFG - Output Clock 8 Frequency Configuration & Output Clock 6, 7 & 9 Invert Configuration
Address:72H
Type: Read / Write
Default Value: 01000000
Bit
Name
Description
7
OUT8_PATH_SEL
These bits select an input to OUT8.
0: The output of T4 DPLL 77.76 MHz path. (default)
1: The output of T0 DPLL 77.76 MHz path.
Refer to the description of the T4_INPUT_FAIL bit (b5, 72H).
This bit, together with the OUT8_EN bit (b6, 72H), determines whether a clock is enabled to be output on OUT8.
6
OUT8_EN
5
T4_INPUT_FAIL
4
AMI_OUT_DUTY
This bit determines the duty cycle of the output on OUT8.
0: 50:50. (default)
1: 5:8.
This bit determines the frequency of the output on OUT8.
0: 64 kHz + 8 kHz. (default)
1: 64 kHz + 8 kHz + 0.4 kHz.
This bit determines whether the output on OUT9 is inverted.
0: Not inverted. (default)
1: Inverted.
This bit determines whether the output on OUT7 is inverted.
0: Not inverted. (default)
1: Inverted.
This bit determines whether the output on OUT6 is inverted.
0: Not inverted. (default)
1: Inverted.
3
400HZ_SEL
2
OUT9_INV
1
OUT7_INV
0
OUT6_INV
7
6
5
4
3
2
1
0
OUT8_PATH_S
EL
OUT8_EN
T4_INPUT_FAI
L
AMI_OUT_DUT
Y
400HZ_SEL
OUT9_INV
OUT7_INV
OUT6_INV
OUT8_EN T4_INPUT_FAIL
Output on OUT8
0
don’t-care
0
Output is disabled (output low).
Output is enabled. (default)
1
1
Output is enabled when the T4 selected input clock does not fail.
Output is disabled (output low) when the T4 selected input clock fails.
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