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参数资料
| 型号： | IDT82V3280PF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 43/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280PF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页
IDT82V3280
WAN PLL
Functional Description
43
June 19, 2006
Figure 11. 0.5 UI Late Frame Sync Input Signal Timing
Figure 12. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
EX_SYNC1
Frame sync
output signals
T0 selected
input clock
Output clocks
EX_SYNC1
Frame sync
output signals
Table 28: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT6_PECL_LVDS
OUT7_PECL_LVDS
OUTn_PATH_SEL[3:0] (1
≤
n
≤
7)
OUTn_DIVIDER[3:0] (1
≤
n
≤
7)
OUT8_PATH_SEL
400HZ_SEL
AMI_OUT_DUTY
T4_INPUT_FAIL
1
OUT8_EN
OUT9_PATH_SEL
OUT9_EN
T4_INPUT_FAIL
2
IN_SONET_SDH
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
OUTn_INV (1
≤
n
≤
7 or n = 9)
8K_EN
2K_EN
8K_INV
2K_INV
8K_PUL
2K_PUL
2K_8K_PUL_POSITION
SYNC_MON_LIMT[2:0]
SYNC_PH1[1:0]
EX_SYNC_ALARM_MON
EX_SYNC_ALARM
1
EX_SYNC_ALARM
2
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUT1_FREQ_CNFG ~ OUT7_FREQ_CNFG
6B ~ 71
OUT8_FREQ_CNFG
72
OUT9_FREQ_CNFG
73
INPUT_MODE_CNFG
09
OUT9_FREQ_CNFG, OUT8_FREQ_CNFG
73, 72
FR_MFR_SYNC_CNFG
74
SYNC_MONITOR_CNFG
SYNC_PHASE_CNFG
OPERATING_STS
INTERRUPTS3_STS
7C
7D
52
0F
INTERRUPTS3_ENABLE_CNFG
12
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