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参数资料
| 型号： | IDT82V3280PF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 52/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280PF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页当前第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页
IDT82V3280
WAN PLL
Microprocessor Interface
52
June 19, 2006
5.3
INTEL MODE
Figure 19. Intel Read Timing Diagram
Table 35: Read Timing Characteristics in Intel Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
t
in
t
out
t
su1
t
su2
t
d1
t
d2
t
d4
t
d5
t
d6
t
pw1
t
pw2
t
h1
t
h2
t
h3
One cycle time of the master clock
Delay of input pad
12.86
5
ns
ns
Delay of output pad
Valid address to valid
CS
setup time
Valid
CS
to valid
RD
setup time
Valid
RD
to valid data delay time
Valid
CS
to valid RDY delay time
RD
rising edge to AD[7:0] high impedance delay time
RD
rising edge to RDY low delay time
CS
rising edge to RDY release delay time
Valid
RD
pulse width low
5
ns
0
ns
0
ns
3.5T + 10
ns
13
ns
10
ns
13
ns
13
ns
4.5T + 10
*
4.5T + 10
ns
Valid RDY pulse width low
Valid address after
RD
rising edge hold time
Valid
CS
after
RD
rising edge hold time
Valid
RD
after RDY rising edge hold time
Time between consecutive Read-Read or Read-Write accesses
(
RD
rising edge to
RD
falling edge, or
RD
rising edge to
WR
falling edge)
ns
0
ns
0
ns
0
ns
t
TI
>T
ns
Note:
*
Timing with RDY. If RDY is not used, t
pw1
is 3.5T + 10.
CS
WR
AD[7:0]
RDY
A[6:0]
address
High-Z
High-Z
t
su1
t
h1
t
d4
t
d1
t
d2
t
d5
t
su2
t
pw1
t
h2
RD
data
t
h3
t
pw2
t
d6
High-Z
High-Z
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