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参数资料
| 型号： | IDT82V3280PF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 36/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280PF |
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IDT82V3280
WAN PLL
Functional Description
36
June 19, 2006
phase locked to any input clock. The T4 DPLL freezes at the operating
frequency when it enters Holdover mode. The accuracy is 4.4X10
-8
ppm.
Table 21: Related Bit / Register in Chapter 3.10
Bit
Register
Address (Hex)
CURRENT_PH_DATA[15:0]
CURRENT_DPLL_PHASE[15:8]_STS, CURRENT_DPLL_PHASE[7:0]_STS
CURRENT_DPLL_FREQ[23:16]_STS, CURRENT_DPLL_FREQ[15:8]_STS,
CURRENT_DPLL_FREQ[7:0]_STS
69 *, 68 *
CURRENT_DPLL_FREQ[23:0]
64 *, 63 *, 62 *
T0_DPLL_START_BW[4:0]
T0_DPLL_START_DAMPING[2:0]
T0_DPLL_ACQ_BW[4:0]
T0_DPLL_ACQ_DAMPING[2:0]
T0_DPLL_LOCKED_BW[4:0]
T0_DPLL_LOCKED_DAMPING[2:0]
AUTO_BW_SEL
FAST_LOS_SW
TEMP_HOLDOVER_MODE[1:0]
MAN_HOLDOVER
AUTO_AVG
FAST_AVG
READ_AVG
T0_DPLL_START_BW_DAMPING_CNFG
56
T0_DPLL_ACQ_BW_DAMPING_CNFG
57
T0_DPLL_LOCKED_BW_DAMPING_CNFG
58
T0_BW_OVERSHOOT_CNFG
PHASE_LOSS_FINE_LIMIT_CNFG
59
5B *
T0_HOLDOVER_MODE_CNFG
5C
T0_HOLDOVER_FREQ[23:0]
T0_HOLDOVER_FREQ[23:16]_CNFG, T0_HOLDOVER_FREQ[15:8]_CNFG,
T0_HOLDOVER_FREQ[7:0]_CNFG
5F, 5E, 5D
T4_DPLL_LOCKED_BW[1:0]
T4_DPLL_LOCKED_DAMPING[2:0]
T4_T0_SEL
Note: *
The setting in the 5B, 62 ~ 64, 68 and 69 registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
T4_DPLL_LOCKED_BW_DAMPING_CNFG
61
T4_T0_REG_SEL_CNFG
07
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