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参数资料
型号： IDT82V3280PF
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 通信及网络
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PQFP100
封装： TQFP-100
文件页数： 63/167页
文件大小： 1039K
代理商： IDT82V3280PF
IDT82V3280
WAN PLL
Programming Information
63
June 19, 2006
48
IN11_IN12_STS - Input Clock 11 & 12
Status
-
IN12_FRE
Q_HARD_
ALARM
IN14_FRE
Q_HARD_
ALARM
IN12_NO_
ACTIVITY_
ALARM
IN14_NO_
ACTIVITY_
ALARM
IN12_PH_
LOCK_AL
ARM
IN14_PHA
SE_LOCK
_ALARM
-
IN11_FRE
Q_HARD_
ALARM
IN13_FRE
Q_HARD_
ALARM
IN11_NO_
ACTIVITY_
ALARM
IN13_NO_
ACTIVITY_
ALARM
IN11_PH_L
OCK_ALA
RM
IN13_PHA
SE_LOCK
_ALARM
P 114
49
IN13_IN14_STS - Input Clock 13 & 14
Status
-
-
P 115
T0 / T4 DPLL Input Clock Selection Registers
4A
INPUT_VALID1_STS - Input Clocks
Validity 1
INPUT_VALID2_STS - Input Clocks
Validity 2
REMOTE_INPUT_VALID1_CNFG
Input Clocks Validity Configuration 1
REMOTE_INPUT_VALID2_CNFG
Input Clocks Validity Configuration 2
PRIORITY_TABLE1_STS - Priority
Status 1 *
PRIORITY_TABLE2_STS - Priority
Status 2 *
T0_INPUT_SEL_CNFG - T0 Selected
Input Clock Configuration
T4_INPUT_SEL_CNFG - T4 Selected
Input Clock Configuration
IN[8:1]
P 116
4B
-
-
IN[14:9]
P 116
4C
-
IN8_VALID IN7_VALID IN6_VALID IN5_VALID IN4_VALID IN3_VALID IN2_VALID IN1_VALID
P 116
4D
-
-
-
IN14_VALI
D
IN13_VALI
D
IN12_VALI
D
IN11_VALI
D
IN10_VALI
D
IN9_VALID
P 117
4E
HIGHEST_PRIORITY_VALIDATED[3:0]
CURRENTLY_SELECTED_INPUT[3:0]
P 117
4F
THIRD_HIGHEST_PRIORITY_VALIDATED[3:0]
SECOND_HIGHEST_PRIORITY_VALIDATED[3:0
]
P 118
50
-
-
-
-
T0_INPUT_SEL[3:0]
P 118
51
-
T4_LOCK_
T0
T0_FOR_T
4
T4_TEST_
T0_PH
T4_INPUT_SEL[3:0]
P 119
T0 / T4 DPLL State Machine Control Registers
EX_SYNC
_ALARM_
MON
Q_ALARM
52
OPERATING_STS - DPLL Operating
Status
T4_DPLL_
LOCK
T0_DPLL_
SOFT_FRE
T4_DPLL_
SOFT_FRE
Q_ALRAM
T0_DPLL_
LOCK
T0_DPLL_OPERATING_MODE[2:0]
P 120
53
T0_OPERATING_MODE_CNFG - T0
DPLL Operating Mode Configuration
T4_OPERATING_MODE_CNFG - T4
DPLL Operating Mode Configuration
-
-
-
-
-
T0_OPERATING_MODE[2:0]
P 121
54
-
-
-
-
-
T4_OPERATING_MODE[2:0]
P 121
T0 / T4 DPLL & APLL Configuration Registers
55
T0_DPLL_APLL_PATH_CNFG - T0
DPLL & APLL Path Configuration
T0_DPLL_START_BW_DAMPING_C
NFG - T0 DPLL Start Bandwidth &
Damping Factor Configuration
T0_DPLL_ACQ_BW_DAMPING_CNF
G - T0 DPLL Acquisition Bandwidth &
Damping Factor Configuration
T0_DPLL_LOCKED_BW_DAMPING_
CNFG - T0 DPLL Locked Bandwidth &
Damping Factor Configuration
T0_BW_OVERSHOOT_CNFG - T0
DPLL Bandwidth Overshoot Configu-
ration
PHASE_LOSS_COARSE_LIMIT_CNF
G - Phase Loss Coarse Detector Limit
Configuration *
T0_APLL_PATH[3:0]
T0_GSM_OBSAI_16E1
_16T1_SEL[1:0]
T0_12E1_24T1_E3_T3
_SEL[1:0]
P 122
56
T0_DPLL_START_DAMPING[2:0]
T0_DPLL_START_BW[4:0]
P 123
57
T0_DPLL_ACQ_DAMPING[2:0]
T0_DPLL_ACQ_BW[4:0]
P 124
58
T0_DPLL_LOCKED_DAMPING[2:0]
T0_DPLL_LOCKED_BW[4:0]
P 125
59
AUTO_BW
_SEL
-
-
-
T0_LIMT
-
-
-
P 126
5A
COARSE_
PH_LOS_L
IMT_EN
WIDE_EN
MULTI_PH
_APP
MULTI_PH
_8K_4K_2
K_EN
PH_LOS_COARSE_LIMT[3:0]
P 127
Table 42: Register List and Map (Continued)
Address
(Hex)
Register Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reference
Page
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PDF描述
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