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参数资料
| 型号： | IDT82V3280PF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 26/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280PF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页当前第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页
IDT82V3280
WAN PLL
Functional Description
26
June 19, 2006
3.6.2
FORCED SELECTION
In Forced selection, the selected input clock is set by the
T0_INPUT_SEL[3:0] / T4_INPUT_SEL[3:0] bits. The results of input
clocks quality monitoring (refer to
Chapter 3.5 Input Clock Quality Moni-
toring
) do not affect the input clock selection.
3.6.3
AUTOMATIC SELECTION
In Automatic selection, the input clock selection is determined by its
validity, priority and locking allowance configuration. The validity
depends on the results of input clock quality monitoring (refer to
Chapter 3.5 Input Clock Quality Monitoring
). Locking allowance is con-
figured by the corresponding INn_VALID bit(14
≥
n
≥
1). Refer to
Figure 6
. In all the qualified input clocks, the one with the highest priority
is
selected.
The
priority
is
INn_SEL_PRIORITY[3:0] bits (14
≥
n
≥
1). If more than one qualified
input clock INn is available and has the same priority, the input clock
with the smallest ‘n’ is selected.
set
by
the
corresponding
Figure 6. Qualified Input Clocks for Automatic Selection
Table 9: Related Bit / Register in Chapter 3.6
Bit
Register
Address (Hex)
EXT_SW
MON_SW_PBO_CNFG
T0_INPUT_SEL_CNFG
0B
50
T0_INPUT_SEL[3:0]
T4_LOCK_T0
T0_FOR_T4
T4_INPUT_SEL[3:0]
T4_INPUT_SEL_CNFG
51
INn_SEL_PRIORITY[3:0] (14
≥
n
≥
1)
IN1_IN2_SEL_PRIORITY_CNFG ~
IN13_IN14_SEL_PRIORITY_CNFG
REMOTE_INPUT_VALID1_CNFG,
REMOTE_INPUT_VALID2_CNFG
INPUT_VALID1_STS, INPUT_VALID2_STS
T4_T0_REG_SEL_CNFG
26 ~ 2C *
INn_VALID (14
≥
n
≥
1)
4C, 4D
INn (14
≥
n
≥
1)
T4_T0_SEL
4A, 4B
07
Note: *
The setting in the 26 ~ 2C registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
Validity
Priority
INn_SEL_PRIORITY[3:0]
'0000', (14 > n > 1)
Locking Allowance
INn_VALID = '0',
(14 > n > 1)
Yes
No
No
No
Yes
Yes
All qualified input clocks are available for Automatic selection
Input Clock Quality Monitoring
(LOS, Activity, Frequency)
INn = '1', (14 > n > 1)
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