参数资料
型号: ISP1181ABS,551
厂商: ST-ERICSSON
元件分类: 总线控制器
英文描述: UNIVERSAL SERIAL BUS CONTROLLER, PQCC48
封装: 7 X 7 MM, 0.85 MM HEIGHT, PLASTIC, MO-220, SOT-619-2, HVQFN-48
文件页数: 49/70页
文件大小: 341K
代理商: ISP1181ABS,551
Philips Semiconductors
ISP1181A
Full-speed USB peripheral controller
Product data
Rev. 05 — 08 December 2004
53 of 70
9397 750 13959
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
20.2 Access cycle timing
[1]
Commands Acknowledge Setup, Clear Buffer, Validate Buffer and Write Endpoint Conguration require 180 ns to complete.
Fig 20. ALE timing.
MGS790
AD0
ALE
DATA
tLH
tAVLL
tLLAX
A0
D0
Table 58:
Dynamic characteristics: access cycle timing
Symbol
Parameter
Conditions
8-bit bus
16-bit bus
Unit
Min
Max
Min
Max
Write command + write data (see Figure 21 and Figure 22)
Tcy(WC-WD)
cycle time for write command,
then write data
100[1]
-
205
-
ns
Tcy(WD-WD)
cycle time for write data
90
-
205
-
ns
Tcy(WD-WC)
cycle time for write data, then
write command
90
-
205
-
ns
Write command + read data (see Figure 23 and Figure 24)
Tcy(WC-RD)
cycle time for write command,
then read data
100[1]
-
205
-
ns
Tcy(RD-RD)
cycle time for read data
90
-
205
-
ns
Tcy(RD-WC)
cycle time for read data, then
write command
90
-
205
-
ns
Fig 21. Write command + write data cycle timing.
MGT022
Tcy(WC-WD)
Tcy(WD-WD)
command
DATA
WR
data
CS
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参数描述
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