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参数资料
| 型号： | L64781 |
| 厂商： | LSI CORP |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 封装： | PLASTIC, QFP-100 |
| 文件页数： | 91/164页 |
| 文件大小： | 2003K |
| 代理商： | L64781 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页当前第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
2-12
Architectural Overview
2.9.2 Digital Frequency Synchronization
The digital frequency synchronization block uses digital signal processing
(DSP) to correct for tolerance in the frequency of the local oscillator in
the tuner. The DSP shifts the frequency of the complex baseband signal
so that its center frequency is zero. The block takes the sequence of
complex numbers from the output of the FFT block and produces a
numerical control signal. It also takes the sequence of complex numbers
from the real-to-complex conversion block and applies the frequency shift
to those numbers according to the numerical control signal. Then, it
passes the data on to the FFT block.
2.9.3 Automatic Frequency Control (AFC) Loop Gain
In digital AFC mode, the optimal AFC_SENSITIVITY is 110:
Equation 2.9
In analog AFC mode, the optimal AFC_SENSITIVITY is dened as:
Equation 2.10
2.9.4
AFC_INIT_FREQ Register Denition
In AFC digital loop mode, the
AFC_INIT_FREQ register is dened as a
two’s-complement, 24-bit register and has the following meaning:
Equation 2.11
where
W0 is the central frequency of the VCXO.
In AFC analog loop mode, the
AFC_INIT_FREQ register is dened as a
two’s complement, 24-bit register and has the following meaning:
Equation 2.12
where
W0 is the central frequency of the VCXO.
K
SENS
1.56
2
–
×10
≈
K
SENS
74.4
K
VCXO
--------------------
=
W
i
W
0
143
10
3
×
2
23
-------------------------
AFC INIT FREQ
–
×
+
=
W
i
W
0
3.3
K
vcxo
2
20
------------------------
AFC INIT FREQ
–
×
+
=
l64781.book Page 12 Friday, January 19, 2001 1:28 PM
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PDF描述 |
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