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参数资料
| 型号： | LC4032ZE-7TN48I |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | PLD |
| 中文描述： | EE PLD, 7.5 ns, PQFP48 |
| 封装： | LEAD FREE, TQFP-48 |
| 文件页数： | 15/60页 |
| 文件大小： | 1381K |
| 代理商： | LC4032ZE-7TN48I |
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Lattice Semiconductor
ispMACH 4000ZE Family Data Sheet
22
ispMACH 4000ZE External Switching Characteristics
Over Recommended Operating Conditions
Parameter
Description
1, 2
LC4032ZE
LC4064ZE
All Devices
Units
-4
-5
-7
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
tPD
20-PT combinatorial propagation delay
—
4.4
—
4.7
—
5.8
—
7.5
ns
tS
GLB register setup time before clock
2.2
—
2.5
—
2.9
—
4.5
—
ns
tST
GLB register setup time before clock with
T-type register
2.4
—
2.7
—
3.1
—
4.7
—
ns
tSIR
GLB register setup time before clock, input
register path
1.0
—
1.1
—
1.3
—
1.4
—
ns
tSIRZ
GLB register setup time before clock with zero
hold
2.0
—
2.1
—
2.9
—
4.0
—
ns
tH
GLB register hold time after clock
0.0
—
0.0
—
0.0
—
0.0
—
ns
tHT
GLB register hold time after clock with T-type
register
0.0
—
0.0
—
0.0
—
0.0
—
ns
tHIR
GLB register hold time after clock, input
register path
1.0
—
1.0
—
1.3
—
1.3
—
ns
tHIRZ
GLB register hold time after clock, input
register path with zero hold
0.0
—
0.0
—
0.0
—
0.0
—
ns
tCO
GLB register clock-to-output delay
—
3.0
—
3.2
—
3.8
—
4.5
ns
tR
External reset pin to output delay
—
5.0
—
6.0
—
7.5
—
9.0
ns
tRW
External reset pulse duration
1.5
—
1.7
—
2.0
—
4.0
—
ns
tPTOE/DIS
Input to output local product term output
enable/disable
—
7.0
—
8.0
—
8.2
—
9.0
ns
tGPTOE/DIS
Input to output global product term output
enable/disable
—
6.5
—
7.0
—
10.0
—
10.5
ns
tGOE/DIS
Global OE input to output enable/disable
—
4.5
—
4.5
—
5.5
—
7.0
ns
tCW
Global clock width, high or low
1.0
—
1.5
—
1.8
—
2.8
—
ns
tGW
Global gate width low (for low transparent) or
high (for high transparent)
1.0
—
1.5
—
1.8
—
2.8
—
ns
tWIR
Input register clock width, high or low
1.0
—
1.5
—
1.8
—
2.8
—
ns
fMAX (Int.)
3
Clock frequency with internal feedback
—
260
—
241
—
200
—
172
MHz
fMAX (Ext.)
clock frequency with external feedback,
[1 / (tS + tCO)]
—
192
—
175
—
149
—
111
MHz
1. Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate other standards.
2. Measured using standard switching GRP loading of 1 and 1 output switching.
3. Standard 16-bit counter using GRP feedback.
Timing v.0.8
相关PDF资料 |
PDF描述 |
|---|---|
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| LC4256C-75F256AC | |
| LC4128B-75T128C | |
| LC4128ZC-75T100I | |
| LC4384C-75T176I | |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| LC4032ZE7TN64C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:1.8V In-System Programmable Ultra Low Power PLDs |
| LC4032ZE7TN64CES | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:1.8V In-System Programmable Ultra Low Power PLDs |
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