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参数资料
| 型号： | LC4032ZE-7TN48I |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | PLD |
| 中文描述： | EE PLD, 7.5 ns, PQFP48 |
| 封装： | LEAD FREE, TQFP-48 |
| 文件页数： | 20/60页 |
| 文件大小： | 1381K |
| 代理商： | LC4032ZE-7TN48I |
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Lattice Semiconductor
ispMACH 4000ZE Family Data Sheet
27
ispMACH 4000ZE Internal Timing Parameters (Cont.)
Over Recommended Operating Conditions
Parameter
Description
All Devices
Units
-5
-7
Min.
Max.
Min.
Max.
In/Out Delays
tIN
Input Buffer Delay
—
1.05
—
1.90
ns
tGCLK_IN
Global Clock Input Buffer Delay
—
1.95
—
2.15
ns
tGOE
Global OE Pin Delay
—
3.00
—
4.30
ns
tBUF
Delay through Output Buffer
—
1.10
—
1.30
ns
tEN
Output Enable Time
—
2.50
—
2.70
ns
tDIS
Output Disable Time
—
2.50
—
2.70
ns
tPGSU
Input Power Guard Setup Time
—
4.30
—
5.60
ns
tPGH
Input Power Guard Hold Time
—
0.00
—
0.00
ns
tPGPW
Input Power Guard BIE Minimum Pulse Width
—
6.00
—
8.00
ns
tPGRT
Input Power Guard Recovery Time Following BIE Dis-
sertation
—
5.00
—
7.00
ns
Routing Delays
tROUTE
Delay through GRP
—
2.25
—
2.50
ns
tPDi
Macrocell Propagation Delay
—
0.45
—
0.50
ns
tMCELL
Macrocell Delay
—
0.65
—
1.00
ns
tINREG
Input Buffer to Macrocell Register Delay
—
1.00
—
1.00
ns
tFBK
Internal Feedback Delay
—
0.75
—
0.30
ns
tORP
Output Routing Pool Delay
—
0.30
—
0.30
ns
Register/Latch Delays
tS
D-Register Setup Time (Global Clock)
0.90
—
1.25
—
ns
tS_PT
D-Register Setup Time (Product Term Clock)
2.00
—
2.35
—
ns
tH
D-Register Hold Time
2.00
—
3.25
—
ns
tST
T-Register Setup Time (Global Clock)
1.10
—
1.45
—
ns
tST_PT
T-register Setup Time (Product Term Clock)
2.20
—
2.65
—
ns
tHT
T-Resister Hold Time
2.00
—
3.25
—
ns
tSIR
D-Input Register Setup Time (Global Clock)
1.20
—
0.65
—
ns
tSIR_PT
D-Input Register Setup Time (Product Term Clock)
1.45
—
1.45
—
ns
tHIR
D-Input Register Hold Time (Global Clock)
1.40
—
2.05
—
ns
tHIR_PT
D-Input Register Hold Time (Product Term Clock)
1.10
—
1.20
—
ns
tCOi
Register Clock to Output/Feedback MUX Time
—
0.45
—
0.75
ns
tCES
Clock Enable Setup Time
2.00
—
2.00
—
ns
tCEH
Clock Enable Hold Time
0.00
—
0.00
—
ns
tSL
Latch Setup Time (Global Clock)
0.90
—
1.55
—
ns
tSL_PT
Latch Setup Time (Product Term Clock)
2.00
—
2.05
—
ns
tHL
Latch Hold Time
2.00
—
1.17
—
ns
tGOi
Latch Gate to Output/Feedback MUX Time
—
0.35
—
0.33
ns
tPDLi
Propagation Delay through Transparent Latch to Output/
Feedback MUX
—
0.25
—
0.25
ns
tSRi
Asynchronous Reset or Set to Output/Feedback MUX
Delay
—
0.95
—
0.28
ns
相关PDF资料 |
PDF描述 |
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| LC4384C-75T176I | |
相关代理商/技术参数 |
参数描述 |
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| LC4032ZE7TN64C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:1.8V In-System Programmable Ultra Low Power PLDs |
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