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参数资料
| 型号： | LFX200EB-03F256C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 71/119页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 200K GATES 256-BGA |
| 标准包装： | 90 |
| 系列： | ispXPGA® |
| 逻辑元件/单元数： | 2704 |
| RAM 位总计： | 113664 |
| 输入/输出数： | 160 |
| 门数： | 210000 |
| 电源电压： | 2.3 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
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Lattice Semiconductor
ispXPGA Family Data Sheet
51
sysHSI Block Timing
Figure 24 provides a graphical representation of the SERDES receiver input requirements. It provides guidance on
a number of input parameters, including signal amplitude and rise time limits, noise and jitter limits, and P and N
input skew tolerance.
Figure 24. Receive Data Eye Diagram Template (Differential)
The data pattern eye opening at the receive end of a link is considered the ultimate measure of received signal
quality. Almost all detrimental characteristics of a transmit signal and the interconnection link design result in eye
closure. This combined with the eye-opening limitations of the line receiver can provide a good indication of a link’s
ability to transfer error-free data.
Signal jitter is of special interest to system designers. It is often the primary limiting characteristic of long digital
links and of systems with high noise level environments. An interesting characteristic of the clock and data recovery
(CDR) portion of the ispXPGA SERDES receiver is its ability to filter incoming signal jitter that is below the clock
recovery PLL bandwidth. For signals with high levels of low frequency jitter, the receiver can detect incoming data
error free, with eye openings significantly less than that shown in Figure 24.
eo
SIN
V
THD
200 mV Differential
+/- 100 mV Single Ended
jt
TH
Bit Time
jt
TH : Optimum Threshold Crossing Jitter
jt
TH
SELECT
DEVICES
DISCONTINUED
相关PDF资料 |
PDF描述 |
|---|---|
| LFX200EB-03FN256C | IC FPGA 200K GATES 256-BGA |
| HMM44DSEF | CONN EDGECARD 88POS .156 EYELET |
| HSM44DRTF | CONN EDGECARD 88POS DIP .156 SLD |
| LFECP20E-4FN672I | IC FPGA 19.7KLUTS 672FPBGA |
| HMM44DRTF | CONN EDGECARD 88POS DIP .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFX200EB-03F256I | 功能描述:FPGA - 现场可编程门阵列 210K Gates, 160 I/O 2.5/3.3V, -3 speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFX200EB-03F516C | 功能描述:FPGA - 现场可编程门阵列 210K 208 I/O ispJTAG RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFX200EB-03F516I | 功能描述:FPGA - 现场可编程门阵列 210K 208 I/O ispJTAG RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFX200EB-03FH516C | 功能描述:FPGA - 现场可编程门阵列 Use LFX200EB-03F516C RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFX200EB-03FH516I | 功能描述:FPGA - 现场可编程门阵列 Use LFX200EB-03F516I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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