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参数资料
| 型号： | LFXP15C-4FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1932 CLBS, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 42/130页 |
| 文件大小： | 1312K |
| 代理商： | LFXP15C-4FN256C |
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2-16
Architecture
Lattice Semiconductor
LatticeXP Family Data Sheet
Figure 2-18. Group of Seven PIOs
Figure 2-19. DQS Routing
PIO
The PIO contains four blocks: an input register block, output register block, tristate register block and a control logic
block. These blocks contain registers for both single data rate (SDR) and double data rate (DDR) operation along
with the necessary clock and selection logic. Programmable delay lines used to shift incoming clock and data sig-
nals are also included in these blocks.
Input Register Block
The input register block contains delay elements and registers that can be used to condition signals before they are
passed to the device core. Figure 2-20 shows the diagram of the input register block.
Input signals are fed from the sysIO buffer to the input register block (as signal DI). If desired the input signal can
bypass the register and delay elements and be used directly as a combinatorial signal (INDD), a clock (INCK) and
PIO A
PIO B
PIO A
PIO B
PIO A
PIO B
PADA “T”
PADB “C”
LVDS Pair
PADA “T”
PADB “C”
PADA “T”
PADB “C”
LVDS Pair
PADA “T”
Four PICs
One PIO Pair
PIO A
PIO B
PADA “T”
PADB “C”
PIO B
PIO A
Assigned DQS Pin
DQS
sysIO
Buffer
LVDS Pair
PIO A
PIO B
PADA “T”
PADB “C”
PIO A
PIO B
PADA “T”
PADB “C”
LVDS Pair
PIO A
PADA “T”
PIO B
PADA “T”
PADB “C”
PIO A
PIO B
PADA “T”
PADB “C”
PIO A
PIO B
PADA “T”
PADB “C”
LVDS Pair
Delay
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PDF描述 |
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参数描述 |
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