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参数资料
型号： LFXP15C-4FN256C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, 1932 CLBS, PBGA256
封装： 17 X 17 MM, LEAD FREE, FPBGA-256
文件页数： 83/130页
文件大小： 1312K
代理商： LFXP15C-4FN256C
3-25
DC and Switching Characteristics
Lattice Semiconductor
LatticeXP Family Data Sheet
sysCLOCK PLL Timing
Over Recommended Operating Conditions
LatticeXP “C” Sleep Mode Timing
Parameter
Descriptions
Conditions
Min.
Typ.
Max.
Units
fIN
Input Clock Frequency (CLKI, CLKFB)
25
—
375
MHz
fOUT
Output Clock Frequency (CLKOP, CLKOS)
25
—
375
MHz
fOUT2
K-Divider Output Frequency (CLKOK)
0.195
—
187.5
MHz
fVCO
PLL VCO Frequency
375
—
750
MHz
fPFD
Phase Detector Input Frequency
25
—
MHz
AC Characteristics
tDT
Output Clock Duty Cycle
Default duty cycle elected
3
45
50
55
%
tPH
4
Output Phase Accuracy
—
0.05
UI
tOPJIT
1
Output Clock Period Jitter
fOUT 100MHz
—
+/- 125
ps
fOUT < 100MHz
—
0.02
UIPP
tSK
Input Clock to Output Clock Skew
Divider ratio = integer
—
+/- 200
ps
tW
Output Clock Pulse Width
At 90% or 10%
3
1—
—
ns
tLOCK
2
PLL Lock-in Time
—
150
us
tPA
Programmable Delay Unit
100
250
400
ps
tIPJIT
Input Clock Period Jitter
—
+/- 200
ps
tFBKDLY
External Feedback Delay
—
10
ns
tHI
Input Clock High Time
90% to 90%
0.5
—
ns
tLO
Input Clock Low Time
10% to 10%
0.5
—
ns
tRST
RST Pulse Width
10
—
ns
1. Jitter sample is taken over 10,000 samples of the primary PLL output with clean reference clock.
2. Output clock is valid after tLOCK for PLL reset and dynamic delay adjustment.
3. Using LVDS output buffers.
4. As compared to CLKOP output.
Timing v.F0.11
Parameter
Descriptions
Min.
Typ.
Max.
Units
tPWRDN
SLEEPN Low to I/O Tristate
—
20
32
ns
tPWRUP
SLEEPN High to Power Up
LFXP3
—
1.4
2.1
ms
LFXP6
—
1.7
2.4
ms
LFXP10
—
1.1
1.8
ms
LFXP15
—
1.4
2.1
ms
LFXP20
—
1.7
2.4
ms
tWSLEEPN
SLEEPN Pulse Width to Initiate Sleep Mode
400
—
ns
tWAWAKE
SLEEPN Pulse Rejection
—
120
ns
SLEEPN
tPWRUP
Sleep Mode
tPWRDN
I/O
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PDF描述
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