参数资料
| 型号： | MC34708VM |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 107/159页 |
| 文件大小： | 0K |
| 描述： | IC POWER MANAGEMENT 206MAPBGA |
| 标准包装： | 160 |
| 应用： | 通用 |
| 电源电压： | 1.8 V ~ 4.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 206-LFBGA |
| 供应商设备封装： | 206-MAPBGA（13x13） |
| 包装： | 托盘 |
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Functional Block Description
7.9.1.2
SPI Timing Requirements
The following diagram and table summarize the SPI timing requirements. The SPI input and output levels are set via the SPIVCC
pin, by connecting it to the desired supply. This would typically be tied to SW5 and programmed for 1.80 V. The strength of the
MISO driver is programmable through the SPIDRV [1:0] bits. See Thermal Protection Thresholds for detailed SPI electrical
characteristics.
CS
tCLKPER
SELSU
DKHIGH t
SELHLD
t
t
CLKLOW
t
tSELLOW
CLK
MOSI
tWRTSU
tWRTHLD
RDEN
t
tRDSU
tRDHLD
tRDDIS
MISO
Figure 35. SPI Interface Timing Diagram
Table 99. SPI Interface Timing Specifications (75)
Parameter
t SELSU
t SELHLD
t SELLOW
t CLKPER
t CLKHIGH
t CLKLOW
t WRTSU
t WRTHLD
t RDSU
t RDHLD
t RDEN
t RDDIS
Description
Time CS has to be high before the first rising edge of CLK
Time CS has to remain high after the last falling edge of CLK
Time CS has to remain low between two transfers
Clock period of CLK
Part of the clock period where CLK has to remain high
Part of the clock period where CLK has to remain low
Time MOSI has to be stable before the next rising edge of CLK
Time MOSI has to remain stable after the rising edge of CLK
Time MISO will be stable before the next rising edge of CLK
Time MISO will remain stable after the falling edge of CLK
Time MISO needs to become active after the rising edge of CS
Time MISO needs to become inactive after the falling edge of CS
T min (ns)
15
15
15
38
15
15
4.0
4.0
4.0
4.0
4.0
4.0
Notes
75. This table reflects a maximum SPI clock frequency of 26 MHz.
MC34708
Analog Integrated Circuit Device Data ?
107
Freescale Semiconductor
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