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参数资料
| 型号： | MC68322FT20 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, RISC PROCESSOR, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 197/283页 |
| 文件大小： | 1602K |
| 代理商： | MC68322FT20 |
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Index
MOTOROLA
MC68322 USER’S MANUAL
Index-3
D
DA (destination address)
defined 13-3
data bus (D15–D0)
DMA transfers, during 8-6
data bus, 2-3, 4-1
data formats, 3-3
data latch
DMA
during DRAM transfers 8-6
status indication 8-5
data latching
parallel port 9-13
data transfer rate, 9-14
data transfers(see also print engine videio controller
(PVC))
DMA termination, indication of 8-5
data turnaround time, 4-10
DDL, 1-8
default interface, 10-16
definitions, E-1
destination
operand type described 12-2
destination address
duplex operation, 13-6
digital filtering, 9-11
direct memory access (DMA)
DMA accesses 7-1
display list
banded defined, 11-3
errors during execution 11-4
example format 13-5
display lists
address convention, 12-15
DMA
active channel indication 8-5
arbitration 8-8
chip-select bank
access timing 8-8
DRAM bus transfers 8-8
error condition 8-6
external device request 8-4
flush request, described 8-3
flush requst during operation 8-6
GDMA
read cycle, termination 8-7
GDMA configuration registers, described 8-2
GDMA write cycle 8-7
illegal address interrupt 8-6
MC68322 bus cycles, CSx during 8-4
PDMA
during compatibilty mode 9-8
PDMA configuration registers, described 8-2
soft-reset register 5-14
transfers
DMA initiated 8-6
DREQ and DACK during 8-7
size 8-6
DMA interface
channel status indication, 8-5
channels, 8-1
data latch
DRAM transfers, 8-6
data latch status indication, 8-5
DRAM bus, control, 8-8
error condition, 8-10
GDMA
CSx during read cycle, 8-7
handshaking, 8-7
read cycle request, 8-7
initiating an operation, 8-6
invalid address, accessing, 8-6
MC68322 address bus, incrementing, 8-2
operation, 8-1
reallocating resource, 8-6
transfer count field, 8-3
transfers
count, 8-3
direction, programmed, 8-4
flush request, 8-3
termination indication, 8-5
width, programmed, 8-4
DMA interface signals, 2-8
DMA interface, 8-1
DMASP, 8-4
DRAM
bank
size 7-1
banks
described 7-1
location 7-1
reset values 7-10
burst access
page boundary, crossing 7-10
burst accesses 7-10
burst cycles 7-1
bus
DMA control of 8-8
bus transfers
DMA 8-8
devices
operation speed 7-5
pre-charge 7-10
DMA accesses 7-1
DRAM control
TS field encodings 7-5
EC000 Core accesses 7-6, 7-9
fast-page mode 7-1
fast-page mode, burst accesses 7-10
nibble mode 7-1
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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