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参数资料
| 型号： | MC68322FT20 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, RISC PROCESSOR, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 27/283页 |
| 文件大小： | 1602K |
| 代理商： | MC68322FT20 |
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Print Engine Interface
MOTOROLA
MC68322 USER’S MANUAL
10-9
10.3 PRINT ENGINE INTERFACE OPERATION
Page images are generally rendered by the RISC graphics processor (RGP) into an area of
memory known as the band buffer. After a page image is rendered, the PVC is programmed
to transmit the contents of the band buffer to the print engine. The PVC starts by loading the
PCB register set with the dimension and location of the page image. Once the page image
bit address register is written, the memory subsystem sets the PVCCR’s PFL and BSY bits
and begins to fetch data from memory to fill its FIFO. After the video subsystem is started,
which is also started when the page image bit address register is written, PFL is cleared.
Next, the video interface controller begins waiting for FSYNC and once it arrives, a
page/band begin interrupt event is posted and the controller waits for the leading active edge
of LSYNC. Then after LSYNC arrives, the vertical margin count is decremented and the
controller again waits for LSYNC. When the vertical margin decrements to zero, the next
LSYNC causes the horizontal margin count to be decremented for each internal video clock
until it reaches zero. At this time, the first bit of video data is transmitted.
Video data is loaded from the memory subsystem’s FIFO into a 16-bit shift register. On each
active edge VCLK, data is shifted out. When the last data bit is shifted out, the shift register
is reloaded. As the video subsystem shifts out video data and empties the FIFO, the memory
subsystem makes additional memory fetches. The FIFO is filled until the page image height
and width values decrement to zero, at which time BSY is cleared and the memory
subsystem returns to idle. Every internal video clock decrements the page width counter.
When the page width counter reaches zero, the page height counter is decremented and, if
it is not zero, the video interface controller returns again to wait for LSYNC.
When the page width and page height reach zero, the transmission completes and the video
interface controller posts a page end interrupt event and returns to idle. If the BND bit was
set in the PCB’s band control register, the controller returns instead to end-of-band idle and
waits for another page address to load before resuming execution. A state diagram for the
video interface controller machine is illustrated in Figure 10-6.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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