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参数资料
| 型号： | MC68322FT20 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, RISC PROCESSOR, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 7/283页 |
| 文件大小： | 1602K |
| 代理商： | MC68322FT20 |
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Parallel Port Interface
MOTOROLA
MC68322 USER’S MANUAL
9-5
PDE—Parallel Port Data Bus Output Enable
This bit performs two functions—controls the state of the three-state output buffers and
qualifies the latching of data from the output drivers into the PPIR’s DATA field When clear,
PDE disables the PD7–PD0 output buffers and allows data to be latched into the DATA field
on every high to low transition of STROBE. When set, PDE enables the PD7–PD0 output
buffers, preventing data from being latched into the DATA field. In this state, the DATA field
is unaffected by transitions on STROBE. Setting the ABT bit affects the operation of PDE. If
the ABT bit is set, SELECTIN must remain high to allow PDE to be set or remain set. If the
ABT bit is set and SELECTIN goes low, PDE is cleared, and setting PDE will have no effect.
ERC—Error Cycle
The ERC bit is used to execute an error cycle when in compatibility mode (MODE = 01
2).
When set, ERC sets the BSY1 bit in the PPIR, which immediately causes the MC68322 to
drive BUSY high. If ERC is set when a compatibility mode handshake sequence is in
progress, BSY1 remains set beyond the end of the cycle. The ERC bit does not affect an
ACK pulse that is already active, but does prevent an ACK pulse if it is about to be
generated. While ERC is set, the software can set or clear the PPIR’s SEL, PER, and FLT
bits. When ERC is cleared, the PPI generates an ACK pulse and negates BUSY to
automatically conclude the error cycle.
When the MODE bit is set to any value except 01
2, setting ERC has no effect. Setting
MODE = 01
2 when ERC is already set, causes the handshake controller to immediately
begin an error cycle as described above.
MODE
This 2-bit field selects and enables a hardware handshaking mode for forward data
transfers. The following paragraphs describe the functions for encoding the MODE field.
00 = Disable all hardware handshaking so that handshaking can be performed
by the software.
01 = Enable compatibility mode hardware handshaking during forward data transfers.
In this mode, the PPI responds to a high to low transition on STROBE and
automatically sets and clears the BSY1 and ACK1 bits in the PPIR to handshake
with the host. MODE can be reprogrammed at any time, but if a compatibility
mode cycle is currently in progress, it completes as normal. However, MODE
should only be changed from compatibility mode handshaking when BUSY is
high. This ensures that no parallel port activity is taking place when reconfiguring
the PPI.
10 = Enable ECP mode hardware handshaking without RLE support during forward
data transfers. In this mode, the PPI responds to a high to low transition on
STROBE and automatically sets and clears the BSY1 bit in the PPIR to
handshake with the host. Reception of both run-length counts and channel
addresses causes the PIER’s CRD bit to be set. The software is responsible for
responding to channel addresses and performing data decompression. MODE
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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..
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