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参数资料
| 型号： | MSC7119VM1200 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 0-BIT, 300 MHz, OTHER DSP, PBGA400 |
| 封装： | LEAD FREE, MAPBGA-400 |
| 文件页数： | 30/60页 |
| 文件大小： | 1138K |
| 代理商： | MSC7119VM1200 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页当前第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页
MSC7119 Data Sheet, Rev. 8
Freescale Semiconductor
36
2.5.8
I2C Timing
Table 26. I2C Timing
No.
Characteristic
Fast
Unit
Min
Max
450
SCL clock frequency
0
400
kHz
451
Hold time START condition
(SCL clock period/2) – 0.3
—
μs
452
SCL low period
(SCL clock period/2) – 0.3
—
μs
453
SCL high period
(SCL clock period/2) – 0.1
—
μs
454
Repeated START set-up time (not shown in figure)
2
× 1/FBCK
—
μs
455
Data hold time
0
—
μs
456
Data set-up time
250
—
ns
457
SDA and SCL rise time
—
700
ns
458
SDA and SCL fall time
—
300
ns
459
Set-up time for STOP
(SCL clock period/2) – 0.7
—
μs
460
Bus free time between STOP and START
(SCL clock period/2) – 0.3
—
μs
Note:
SDA set-up time is referenced to the rising edge of SCL. SDA hold time is referenced to the falling edge of SCL. Load capacitance
on SDA and SCL is 400 pF.
Figure 20. I2C Timing Diagram
SCL
SDA
Data Byte
Start Condition
Stop Condition
A
C
K
78
9
456
1
2
3
Start Condition
458
457
460
459
451
452
453
SCL
SDA
Data Byte
Start Condition
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