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参数资料
| 型号： | MT42L256M32D4MG-25 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 138/164页 |
| 文件大小： | 0K |
| 描述： | IC LPDDR2 SDRAM 8GBIT 134FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 8G（356M x 32） |
| 速度： | 400MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 134-TFBGA |
| 供应商设备封装： | 134-FBGA（11.5x11.5） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Clock Period Jitter
Table 83: Definitions and Calculations (Continued)
Symbol
t ERR(nper),max
Description
The maximum t ERR(nper).
Calculation
tERR(nper),max = (1 + 0.68LN(n)) × tJIT(per),max
Notes
2
t JIT(duty)
Defined with absolute and average specifications t JIT(duty),min =
for t CH and t CL, respectively. MIN(( t CH(abs),min – t CH(avg),min),
( t CL(abs),min – t CL(avg),min)) × t CK(avg)
t JIT(duty),max
=
MAX(( t CH(abs),max – t CH(avg),max),
( t CL(abs),max – t CL(avg),max)) × t CK(avg)
Notes:
1. Not subject to production testing.
2. Using these equations, t ERR(nper) tables can be generated for each t JIT(per),act value.
t CK(abs), t CH(abs),
and t CL(abs)
These parameters are specified with their average values; however, the relationship be-
tween the average timing and the absolute instantaneous timing (defined in the follow-
ing table) is applicable at all times.
Table 84: t CK(abs), t CH(abs), and t CL(abs) Definitions
Parameter
Symbol
Minimum
Unit
Absolute clock period
t CK(abs)
t CK(avg),min
+
t JIT(per),min
ps 1
Absolute clock HIGH pulse width
Absolute clock LOW pulse width
t CH(abs)
t CL(abs)
t CH(avg),min
t CL(avg),min
+ t JIT(duty),min 2 / t CK(avg)min
+ t JIT(duty),min 2 / t CK(avg)min
t CK(avg)
t CK(avg)
Notes:
1. t CK(avg),min is expressed in ps for this table.
2. t JIT(duty),min is a negative value.
Clock Period Jitter
LPDDR2 devices can tolerate some clock period jitter without core timing parameter
derating. This section describes device timing requirements with clock period jitter
( t JIT(per)) in excess of the values found in the AC Timing section. Calculating cycle time
derating and clock cycle derating are also described.
Clock Period Jitter Effects on Core Timing Parameters
Core timing parameters ( t RCD, t RP, t RTP, t WR, t WRA, t WTR, t RC, t RAS, t RRD, t FAW) ex-
tend across multiple clock cycles. Clock period jitter impacts these parameters when
measured in numbers of clock cycles. Within the specification limits, the device is char-
acterized and verified to support t n PARAM = RU[ t PARAM/ t CK(avg)]. During device op-
eration where clock jitter is outside specification limits, the number of clocks or
t CK(avg), may need to be increased based on the values for each core timing parameter.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
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PDF描述 |
|---|---|
| P51-300-G-H-I12-20MA-000-000 | SENSOR 300PSI M12-1.5 6G 4-20MA |
| REC5-0509SRW/H2/A/M/SMD | CONV DC/DC 5W 4.5-9VIN 09VOUT |
| P51-500-A-H-P-4.5OVP-000-000 | SENSOR 500PSI M12-1.5 6G .5-4.5V |
| P51-300-A-AD-D-20MA-000-000 | SENSOR 300PSI 7/16-20 UNF 4-20MA |
| P51-300-A-H-P-4.5OVP-000-000 | SENSOR 300PSI M12-1.5 6G .5-4.5V |
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