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参数资料
| 型号： | MT46H256M32L4CM-54IT:A |
| 元件分类： | DRAM |
| 英文描述： | 256M X 32 DDR DRAM, 5 ns, PBGA90 |
| 封装： | 10 X 13 MM, GREEN, PLASTIC, VFBGA-90 |
| 文件页数： | 6/106页 |
| 文件大小： | 3431K |
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Figure 61: Deep Power-Down Mode
tIS
All banks idle with no
activity on the data bus
Exit deep power-down mode
Enter deep power-down mode
CKE
CK
CK#
Command1
DPD2
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
NOP
PRE3
T0
T1
T2
Ta01
Ta1
Ta2
NOP
Don’t Care
tCKE
Ta3
T = 200s
Notes: 1. Clock must be stable prior to CKE going HIGH.
2. DPD = deep power-down.
3. Upon exit of deep power-down mode, a full DRAM initialization sequence is required.
2Gb: x16, x32 Mobile LPDDR SDRAM
Power-Down
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
103
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PDF描述 |
|---|---|
| MT46H256M32L4MC-54AT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
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