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参数资料
| 型号： | MT46H256M32L4CM-54IT:A |
| 元件分类： | DRAM |
| 英文描述： | 256M X 32 DDR DRAM, 5 ns, PBGA90 |
| 封装： | 10 X 13 MM, GREEN, PLASTIC, VFBGA-90 |
| 文件页数： | 82/106页 |
| 文件大小： | 3431K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页当前第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Figure 38: Data Output Timing – tDQSQ, tQH, and Data Valid Window (x16)
DQ (Last data valid)4
DQ4
LDQS3
DQ (Last data valid)4
DQ (First data no longer valid)4
DQ[7:0] and LDQS, collectively6
T2
T2n
T3
T3n
CK
CK#
T1
T2
T3
T4
T2n
T3n
tQH5
tDQSQ2
Data valid
window
Data valid
window
DQ (Last data valid)7
DQ7
UDQS3
DQ (Last data valid)7
DQ (First data no longer valid)7
DQ[15:8] and UDQS, collectively6
T2
T2n
T3
T3n
tQH5
tDQSQ2
tHP1
tQH5
Data valid
window
Data valid
window
Data valid
window
Data valid
window
Data valid
window
Upper
Byte
Lower
Byte
Data valid
window
Notes: 1. tHP is the lesser of tCL or tCH clock transition collectively when a bank is active.
2. tDQSQ is derived at each DQS clock edge and is not cumulative over time and begins
with DQS transition and ends with the last valid DQ transition.
3. DQ transitioning after DQS transitions define the tDQSQ window. LDQS defines the low-
er byte and UDQS defines the upper byte.
4. DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, or DQ7.
5. tQH is derived from tHP: tQH = tHP - tQHS.
6. The data valid window is derived for each DQS transitions and is defined as tQH - tDQSQ.
7. DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, or DQ15.
2Gb: x16, x32 Mobile LPDDR SDRAM
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77
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PDF描述 |
|---|---|
| MT46H256M32L4MC-54AT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H256M32L4MC-54IT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
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