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参数资料
| 型号： | MT46H256M32L4CM-54IT:A |
| 元件分类： | DRAM |
| 英文描述： | 256M X 32 DDR DRAM, 5 ns, PBGA90 |
| 封装： | 10 X 13 MM, GREEN, PLASTIC, VFBGA-90 |
| 文件页数： | 78/106页 |
| 文件大小： | 3431K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页当前第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Figure 34: Random Read Accesses
CK
CK#
T0
T1
T2
T3
T2n
T3n
T4
T5
T1n
T4n
T5n
CK
CK#
T0
T1
T2
T3
T2n
T3n
T4
T5
T1n
T4n
T5n
Command
READ
NOP
Address
Bank,
Col n
Bank,
Col x
Bank,
Col b
Bank,
Col x
Bank,
Col b
READ
Bank,
Col g
Command
Address
READ
NOP
Bank,
Col n
READ
Bank,
Col g
Don’t Care
Transitioning Data
DQ
DQS
CL = 2
DQ
DQS
CL = 3
DOUT
n1
DOUT
n + 1
DOUT
x + 1
DOUT
x
DOUT
b
DOUT
b + 1
DOUT
g + 1
DOUT
g
DOUT
n
DOUT
n + 1
DOUT
b
DOUT
b + 1
DOUT
x + 1
DOUT
x
Notes: 1. DOUTn (or x, b, g) = data-out from column n (or column x, column b, column g).
2. BL = 2, 4, 8, or 16 (if 4, 8, or 16, the following burst interrupts the previous).
3. READs are to an active row in any bank.
4. Shown with nominal tAC, tDQSCK, and tDQSQ.
2Gb: x16, x32 Mobile LPDDR SDRAM
READ Operation
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
73
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PDF描述 |
|---|---|
| MT46H256M32L4MC-54AT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H256M32L4MC-54IT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
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| MT46H128M32L2JV-54AT:A | 128M X 32 DDR DRAM, 5 ns, PBGA168 |
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