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参数资料
型号： OR3L165B8PS208-DB
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
英文描述： FPGA, 1024 CLBS, 120000 GATES, 333 MHz, PQFP208
封装： SQFP2-208
文件页数： 38/77页
文件大小： 873K
代理商： OR3L165B8PS208-DB
43
PD78052, 78053, 78054, 78055, 78056, 78058
Data Sheet U12327EJ5V0DS00
DC Characteristics (TA = –40 to +85
°C, VDD = 2.0 to 6.0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
Power supply
IDD1
5.0 MHz crystal oscillation operating
VDD = 5.0 V
±10%Note 5
412
mA
currentNote 1
mode (fXX = 2.5 MHz)Note 2
VDD = 3.0 V
±10%Note 6
0.6
1.8
mA
VDD = 2.2 V
±10%Note 6
0.35
1.05
mA
5.0 MHz crystal oscillation operating
VDD = 5.0 V
±10%Note 5
6.5
19.5
mA
mode (fXX = 5.0 MHz)Note 3
VDD = 3.0 V
±10%Note 6
0.8
2.4
mA
IDD2
5.0 MHz crystal oscillation HALT
VDD = 5.0 V
±10%
1.4
4.2
mA
mode (fXX = 2.5 MHz)Note 2
VDD = 3.0 V
±10%
0.5
1.5
mA
VDD = 2.2 V
±10%
280
840
A
5.0 MHz crystal oscillation HALT
VDD = 5.0 V
±10%
1.6
4.8
mA
mode (fXX = 5.0 MHz)Note 3
VDD = 3.0 V
±10%
0.65
1.95
mA
IDD3
32.768 kHz crystal oscillation
VDD = 5.0 V
±10%
60
120
A
operating modeNote 4
VDD = 3.0 V
±10%
32
64
A
VDD = 2.2 V
±10%
24
48
A
IDD4
32.768 kHz crystal oscillation
VDD = 5.0 V
±10%
25
55
A
HALT modeNote 4
VDD = 3.0 V
±10%
5
15
A
VDD = 2.2 V
±10%
2.5
12.5
A
IDD5
XT1 = VDD
VDD = 5.0 V
±10%
1
30
A
STOP mode
VDD = 3.0 V
±10%
0.5
10
A
When feedback resistor used
VDD = 2.2 V
±10%
0.3
10
A
IDD6
XT1 = VDD
VDD = 5.0 V
±10%
0.1
30
A
STOP mode
VDD = 3.0 V
±10%
0.05
10
A
When feedback resistor not used
VDD = 2.2 V
±10%
0.05
10
A
Notes 1. Refers to the current flowing to the VDD and AVDD pins. The current flowing to the A/D converter, D/A
converter, and on-chip pull-up resistors are not included.
2. Operation with main system clock fXX = fX/2 (when the oscillation mode selection register (OSMS) is set
to 00H)
3. Operation with main system clock fXX = fX (when OSMS is set to 01H)
4. When the main system clock operation is stopped.
5. High-speed mode operation (when the processor clock control register (PCC) is set to 00H).
6. Low-speed mode operation (when PCC is set to 04H).
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PDF描述
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OR3L225B7PS680-DB FPGA, 1444 CLBS, 166000 GATES, 266.4 MHz, PBGA680
OR3L225B7PS680I-DB FPGA, 1444 CLBS, 166000 GATES, 266.4 MHz, PBGA680
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