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参数资料
| 型号： | OR3L165B8PS208-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1024 CLBS, 120000 GATES, 333 MHz, PQFP208 |
| 封装： | SQFP2-208 |
| 文件页数： | 49/77页 |
| 文件大小： | 873K |
| 代理商： | OR3L165B8PS208-DB |
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53
PD78052, 78053, 78054, 78055, 78056, 78058
Data Sheet U12327EJ5V0DS00
(iii) 3-wire serial I/O mode with automatic transmit/receive function (SCK1 ... Internal clock output)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
SCK1 cycle time
tKCY9
4.5 V
≤ VDD ≤ 6.0 V
800
ns
2.7 V
≤ VDD < 4.5 V
1600
ns
3200
ns
SCK1 high-/low-level
tKH9,VDD = 4.5 to 6.0 V
tKCY9/2 – 50
ns
width
tKL9
tKCY9/2 – 100
ns
SI1 setup time
tSIK9
4.5 V
≤ VDD ≤ 6.0 V
100
ns
(to SCK1
↑)
2.7 V
≤ VDD < 4.5 V
150
ns
300
ns
SI1 hold time
tKSI9
400
ns
(from SCK1
↑)
SO1 output delay time
tKSO9
C = 100 pFNote
300
ns
from SCK1
↓
STB
↑ from SCK1↑
tSBD
tKCY9/2 – 100
tKCY9/2 + 100
ns
Strobe signal
tSBW
VDD = 2.7 to 6.0 V
tKCY9 – 30
tKCY9 + 30
ns
high-level width
tKCY9 – 60
tKCY9 + 60
ns
Busy signal setup time
tBYS
100
ns
(to busy signal
detection timing)
Busy signal hold time
tBYH
4.5 V
≤ VDD ≤ 6.0 V
100
ns
(from busy signal
2.7 V
≤ VDD < 4.5 V
150
ns
detection timing)
200
ns
SCK1
↓ from busy
tSPS
2tKCY9
ns
inactive
Note C is the load capacitance of the SO1 output line.
(iv) 3-wire serial I/O mode with automatic transmit/receive function (SCK1 ... External clock input)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
SCK1 cycle time
tKCY10
4.5 V
≤ VDD ≤ 6.0 V
800
ns
2.7 V
≤ VDD < 4.5 V
1600
ns
3200
ns
SCK1 high-/low-level
tKH10,
4.5 V
≤ VDD ≤ 6.0 V
400
ns
width
tKL10
2.7 V
≤ VDD < 4.5 V
800
ns
1600
ns
SI1 setup time
tSIK10
100
ns
(to SCK1
↑)
SI1 hold time
tKSI10
400
ns
(from SCK1
↑)
Delay time from SCK1
↓ tKSO10
C = 100 pFNote
300
ns
to SO1 output
SCK1 rise, fall time
tR10, tF10 When using external device
160
ns
expansion function
When not using external device
1000
ns
expansion function
Note C is the load capacitance of the SO1 output line.
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