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参数资料
| 型号： | PCM18XK1 |
| 厂商： | Microchip Technology |
| 文件页数： | 410/424页 |
| 文件大小： | 0K |
| 描述： | MODULE PROC PIC18F8680,6680,8565 |
| 标准包装： | 1 |
| 附件类型： | 处理器模块 |
| 适用于相关产品： | ICE2000 |
| 产品目录页面： | 658 (CN2011-ZH PDF) |
| 配用： | ICE2000-ND - EMULATOR MPLAB-ICE 2000 POD |
| 相关产品： | DVA18PQ802-ND - DEVICE ATP FOR ICE2000 |
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PIC18F6585/8585/6680/8680
DS30491C-page 84
2004 Microchip Technology Inc.
FIGURE 5-2:
TABLE WRITE OPERATION
5.2
Control Registers
Several control registers are used in conjunction with
the TBLRD and TBLWT instructions. These include the:
EECON1 register
EECON2 register
TABLAT register
TBLPTR registers
5.2.1
EECON1 AND EECON2 REGISTERS
EECON1 is the control register for memory accesses.
EECON2 is not a physical register. Reading EECON2
will read all ‘0’s. The EECON2 register is used
exclusively in the memory write and erase sequences.
Control bit EEPGD determines if the access will be a
program or data EEPROM memory access. When
clear, any subsequent operations will operate on the
data EEPROM memory. When set, any subsequent
operations will operate on the program memory.
Control bit CFGS determines if the access will be to the
configuration/calibration
registers
or
to
program
memory/data EEPROM memory. When set, subse-
quent operations will operate on configuration registers
regardless of EEPGD (see Section 24.0 “Special
Features of the CPU”). When clear, memory selection
access is determined by EEPGD.
The FREE bit, when set, will allow a program memory
erase operation. When the FREE bit is set, the erase
operation is initiated on the next WR command. When
FREE is clear, only writes are enabled.
The WREN bit, when set, will allow a write operation.
On power-up, the WREN bit is clear. The WRERR bit is
set when a write operation is interrupted by a MCLR
Reset or a WDT Time-out Reset during normal opera-
tion. In these situations, the user can check the
WRERR bit and rewrite the location. It is necessary to
reload the data and address registers (EEDATA and
EEADR) due to Reset values of zero.
The WR control bit initiates write operations. The bit
cannot be cleared, only set in software; it is cleared in
hardware at the completion of the write operation. The
inability to clear the WR bit in software prevents the
accidental
or
premature
termination
of
a
write
operation.
Table Pointer(1)
Table Latch (8-bit)
TBLPTRH
TBLPTRL
TABLAT
Program Memory
(TBLPTR)
TBLPTRU
Instruction: TBLWT*
Note 1:
Table Pointer actually points to one of eight holding registers, the address of which is determined by
TBLPTRL<2:0>. The process for physically writing data to the program memory array is discussed in
Holding Registers
Program Memory
Note:
Interrupt flag bit, EEIF in the PIR2 register,
is set when the write is complete. It must
be cleared in software.
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PDF描述 |
|---|---|
| 0982660125 | CBL 12POS 0.5MM JMPR TYPE A 5" |
| GBM25DCTT | CONN EDGECARD 50POS DIP .156 SLD |
| ESC05DTEH | CONN EDGECARD 10POS .100 EYELET |
| GCM22DCCN | CONN EDGECARD 44POS R/A .156 SLD |
| PCM16YN0 | MODULE PROC FOR PIC16F785 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| PCM18XM0 | 制造商:Microchip Technology Inc 功能描述:PROCESSOR MODULE |
| PCM18XN0 | 功能描述:插座和适配器 - RoHS:否 制造商:Silicon Labs 产品:Adapter 用于:EM35x |
| PCM18XN1 | 功能描述:插座和适配器 PIC18F4525 Proc Mod RoHS:否 制造商:Silicon Labs 产品:Adapter 用于:EM35x |
| PCM18XP0 | 功能描述:插座和适配器 - RoHS:否 制造商:Silicon Labs 产品:Adapter 用于:EM35x |
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