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参数资料
| 型号： | RJ80530GZ933512 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 933 MHz, MICROPROCESSOR, PBGA479 |
| 封装： | MICRO, FCBGA-479 |
| 文件页数： | 39/92页 |
| 文件大小： | 1750K |
| 代理商： | RJ80530GZ933512 |
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Mobile Intel
Pentium III Processor-M Datasheet
44
Datasheet
298340-003
Figure 10. Setup and Hold Timings
CLK
Signal
VValid
Th
Ts
D0005-00
Vc
NOTES:
Ts = T8, T12, T27 (Setup Time)
Th = T9, T13, T28 (Hold Time)
V = VREF for AGTL signals; 1.0V for CMOS, APIC, and TAP signals
Vc = Crossing point of BCLK rising edge and BCLK# falling edge for BCLK references (Differential Clock)
= 1.25V (Single Ended Clock)
Figure 11. Cold/Warm Reset and Configuration Timings
BCLK
RESET#
Tv
Tx
Tt
Tu
V
C
V
D0006-02
Configuration
(A[15:5], BREQ0#,
FLUSH#, INIT#,
PICD0)
Tw
Valid
PICD[1:0]
AGTL/non-AGTL
outputs
Non-configuration
inputs
Ty
Valid
Tz
Active
NOTES
:
Tt = T9 (AGTL Input Hold Time)
Tu = T8 (AGTL Input Setup Time)
Tv = T10 (RESET# Pulse Width)
Tw= T16 (Reset Configuration Signals (A[15:5]#, BREQ0#, FLUSH#, INIT#, PICD0) Setup Time)
Tx = T17 (Reset Configuration Signals (A[15:5]#, BREQ0#, FLUSH#, INIT#, PICD0) Hold Time)
Ty = T18D (RESET# inactive to Valid Outputs)
Tz = T18E (RESET# inactive to Drive Signals)
Vc= Crossing point of BCLK rising edge and BCLK# falling edge (Differential Clock)
= 1.25V (Single Ended Clock)
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PDF描述 |
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