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参数资料
| 型号： | RM48L950PGET |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 107/154页 |
| 文件大小： | 2807K |
| 代理商： | RM48L950PGET |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页当前第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页
PRODUCTPREVIEW
North
Flip West
F
SPNS174
– SEPTEMBER 2011
4.5
ARM
Cortex-R4F CPU Information
4.5.1
Summary of ARM Cortex-R4F
CPU Features
The features of the ARM Cortex-R4F
CPU include:
An integer unit with integral EmbeddedICE-RT logic.
High-speed Advanced Microprocessor Bus Architecture (AMBA) Advanced eXtensible Interfaces (AXI)
for Level two (L2) master and slave interfaces.
Floating Point Coprocessor
Dynamic branch prediction with a global history buffer, and a 4-entry return stack
Low interrupt latency.
Non-maskable interrupt.
A Harvard Level one (L1) memory system with:
– Tightly-Coupled Memory (TCM) interfaces with support for error correction or parity checking
memories
– ARMv7-R architecture Memory Protection Unit (MPU) with 12 regions
Dual core logic for fault detection in safety-critical applications.
An L2 memory interface:
– Single 64-bit master AXI interface
– 64-bit slave AXI interface to TCM RAM blocks
A debug interface to a CoreSight Debug Access Port (DAP).
A trace interface to a CoreSight ETM-R4.
A Performance Monitoring Unit (PMU).
A Vectored Interrupt Controller (VIC) port.
For more information on the ARM Cortex-R4F
CPU please see www.arm.com.
4.5.2
ARM Cortex-R4F
CPU Features Enabled by Software
The following CPU features are disabled on reset and must be enabled by the application if required.
ECC On Tightly-Coupled Memory (TCM) Accesses
Harware Vectored Interrupt (VIC) Port
Floating Point Coprocessor
Memory Protection Unit (MPU)
4.5.3
Dual Core Implementation
The device has two Cortex-R4F cores, where the output signals of both CPUs are compared in the
CCM-R4 unit. To avoid common mode impacts the signals of the CPUs to be compared are delayed by 2
clock cycles as shown in Figure 4-3.
The CPUs have a diverse CPU placement given by following requirements:
different orientation; e.g. CPU1 = "north" orientation, CPU2 = "flip west" orientation
dedicated guard ring for each CPU
Figure 4-2. Dual - CPU Orientation
56
System Information and Electrical Specifications
Copyright
2011, Texas Instruments Incorporated
相关PDF资料 |
PDF描述 |
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