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参数资料
| 型号： | RM48L950PGET |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 41/154页 |
| 文件大小： | 2807K |
| 代理商： | RM48L950PGET |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页当前第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页
PRODUCTPREVIEW
SDA
SCL
t
w(SDAH)
t
w(SCLL)
t
w(SCLH)
t
w(SP)
t
h(SCLL-SDAL)
t
h(SDA-SCLL)
t
h(SCLL-SDAL)
t
su(SCLH-SDAL)
t
f(SCL)
t
c(SCL)
t
r(SCL)
t
su(SCLH-SDAH)
Stop
Start
Repeated Start
Stop
t
su(SDA-SCLH)
SPNS174
– SEPTEMBER 2011
5.8.2
I2C I/O Timing Specifications
Table 5-14. I2C Signals (SDA and SCL) Switching Characteristics(1)
Parameter
Standard Mode
Fast Mode
Unit
MIN
MAX
MIN
MAX
tc(I2CCLK)
Cycle time, Internal Module clock for I2C,
75.2
149
75.2
149
ns
prescaled from VCLK
tc(SCL)
Cycle time, SCL
10
2.5
ms
tsu(SCLH-SDAL)
Setup time, SCL high before SDA low (for a
4.7
0.6
ms
repeated START condition)
th(SCLL-SDAL)
Hold time, SCL low after SDA low (for a repeated
4
0.6
ms
START condition)
tw(SCLL)
Pulse duration, SCL low
4.7
1.3
ms
tw(SCLH)
Pulse duration, SCL high
4
0.6
ms
tsu(SDA-SCLH)
Setup time, SDA valid before SCL high
250
100
ns
th(SDA-SCLL)
Hold time, SDA valid after SCL low (for I2C bus
0
3.45(2)
0
0.9
ms
devices)
tw(SDAH)
Pulse duration, SDA high between STOP and
4.7
1.3
ms
START conditions
tsu(SCLH-SDAH)
Setup time, SCL high before SDA high (for STOP
4.0
0.6
ms
condition)
tw(SP)
Pulse duration, spike (must be suppressed)
0
50
ns
Cb
(3)
Capacitive load for each bus line
400
pF
(1)
The I2C pins SDA and SCL do not feature fail-safe I/O buffers. These pins could potentially draw current when the device is powered
down.
(2)
The maximum th(SDA-SCLL) for I2C bus devices has only to be met if the device does not stretch the low period (tw(SCLL)) of the SCL
signal.
(3)
Cb = The total capacitance of one bus line in pF.
Figure 5-8. I2C Timings
Copyright
2011, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
135
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