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参数资料
| 型号： | RM48L950PGET |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 95/154页 |
| 文件大小： | 2807K |
| 代理商： | RM48L950PGET |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页当前第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页
PRODUCTPREVIEW
AddressWaitstates
DataWaitstates
RAM
AddressWaitstates
DataWaitstates
Flash
0MHz
100MHz
0
1
3
0
150MHz
2
120MHz
1
200MHz
50MHz
SPNS174
– SEPTEMBER 2011
3.3
Switching Characteristics over Recommended Operating Conditions for Clock Domains
Table 3-1. Clock Domain Timing Specifications
Parameter
Description
Conditions
Min
Max
Unit
fHCLK
HCLK - System clock frequency
Pipeline mode
200
MHz
enabled
Pipeline mode
50
MHz
disabled
fGCLK
GCLK - CPU clock frequency
fHCLK
MHz
fVCLK
VCLK - Primary peripheral clock
100
MHz
frequency
fVCLK2
VCLK2 - Secondary peripheral clock
100
MHz
frequency
fVCLK3
VCLK3 - Secondary peripheral clock
100
MHz
frequency
fVCLKA1
VCLKA1 - Primary asynchronous
100
MHz
peripheral clock frequency
fVCLKA3
VCLKA3 - Primary asynchronous
48
peripheral clock frequency
fVCLKA4
VCLKA4 - Secondary asynchronous
50
MHz
peripheral clock frequency
fRTICLK
RTICLK - clock frequency
fVCLK
MHz
3.4
Wait States Required
Figure 3-1. Wait States Scheme
As shown in the figure above, the TCM RAM can support program and data fetches at full CPU speed without
any address or data wait states required.
The TCM flash can support zero address and data wait states up to a CPU speed of 50MHz in non-pipelined
mode. The flash supports a maximum CPU clock speed of 200MHz in pipelined mode with one address wait
state and three data wait states.
The flash wrapper defaults to non-pipelined mode with zero address wait state and one random-read data wait
state.
Copyright
2011, Texas Instruments Incorporated
Device Operating Conditions
45
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