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参数资料
| 型号： | RM48L950PGET |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 52/154页 |
| 文件大小： | 2807K |
| 代理商： | RM48L950PGET |
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PRODUCTPREVIEW
SPNS174
– SEPTEMBER 2011
5.9.5
SPI Slave Mode I/O Timings
Table 5-21. SPI Slave Mode External Timing Parameters (CLOCK PHASE = 0, SPICLK = input, SPISIMO =
input, and SPISOMI = output)(1)(2)(3)(4)
NO.
Parameter
MIN
MAX
Unit
1
tc(SPC)S
Cycle time, SPICLK(5)
40
256tc(VCLK)
ns
2(6)
tw(SPCH)S
Pulse duration, SPICLK high (clock polarity = 0)
14
ns
tw(SPCL)S
Pulse duration, SPICLK low (clock polarity = 1)
14
3(6)
tw(SPCL)S
Pulse duration, SPICLK low (clock polarity = 0)
14
ns
tw(SPCH)S
Pulse duration, SPICLK high (clock polarity = 1)
14
4(6)
td(SPCH-SOMI)S
Delay time, SPISOMI valid after SPICLK high (clock
trf(SOMI) + 18
ns
polarity = 0)
td(SPCL-SOMI)S
Delay time, SPISOMI valid after SPICLK low (clock polarity
trf(SOMI) + 18
= 1)
5(6)
th(SPCH-SOMI)S
Hold time, SPISOMI data valid after SPICLK high (clock
2
ns
polarity =0)
th(SPCL-SOMI)S
Hold time, SPISOMI data valid after SPICLK low (clock
2
polarity =1)
6(6)
tsu(SIMO-SPCL)S
Setup time, SPISIMO before SPICLK low (clock polarity =
2
ns
0)
tsu(SIMO-SPCH)S
Setup time, SPISIMO before SPICLK high (clock polarity =
2
1)
7(6)
th(SPCL-SIMO)S
Hold time, SPISIMO data valid after SPICLK low (clock
2
ns
polarity = 0)
th(SPCH-SIMO)S
Hold time, SPISIMO data valid after S PICLK high (clock
2
polarity = 1)
8
td(SPCL-SENAH)S
Delay time, SPIENAn high after last SPICLK low (clock
1.5tc(VCLK)
2.5tc(VCLK)+tr(ENAn)
ns
polarity = 0)
td(SPCH-SENAH)S
Delay time, SPIENAn high after last SPICLK high (clock
1.5tc(VCLK)
2.5tc(VCLK)+tr(ENAn)
polarity = 1)
9
td(SCSL-SENAL)S
Delay time, SPIENAn low after SPICSn low (if new data
tf(ENAn)
tc(VCLK)+tf(ENAn)+1
ns
has been written to the SPI buffer)
4
(1)
The MASTER bit (SPIGCR1.0) is set and the CLOCK PHASE bit (SPIFMTx.16) is set.
(2)
If the SPI is in slave mode, the following must be true: tc(SPC)S ≥ (PS + 1) tc(VCLK), where PS = prescale value set in SPIFMTx.[15:8].
(3)
For rise and fall timings, see the
"switching characteristics for output timings versus load capacitance" table.
(4)
tc(VCLK) = interface clock cycle time = 1 /f(VCLK)
(5)
When the SPI is in Slave mode, the following must be true:
For PS values from 1 to 255: tc(SPC)S ≥ (PS +1)tc(VCLK) ≥ 40ns, where PS is the prescale value set in the SPIFMTx.[15:8] register bits.
For PS values of 0: tc(SPC)S = 2tc(VCLK) ≥ 40ns.
(6)
The active edge of the SPICLK signal referenced is controlled by the CLOCK POLARITY bit (SPIFMTx.17).
Copyright
2011, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
145
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