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参数资料
| 型号： | RM48L950PGET |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 114/154页 |
| 文件大小： | 2807K |
| 代理商： | RM48L950PGET |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页当前第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页
PRODUCTPREVIEW
/NR
/1 to /64
OSCIN
PLL
INTCLK
/OD
/1 to /8
VCOCLK
/R
/1 to /32
post_ODCLK
/NF
/1 to /256
PLLCLK
/NR2
/1 to /64
OSCIN
PLL#2
INTCLK2
/OD2
/1 to /8
VCOCLK2
/R2
/1 to /32
post_ODCLK2
/NF2
/1 to /256
PLL2CLK
fPLLCLK = (fOSCIN / NR) * NF / (OD * R)
f
PLL2CLK = (fOSCIN / NR2) * NF2 / (OD2 * R2)
SPNS174
– SEPTEMBER 2011
4.6.1.3
Phase Locked Loop (PLL) Clock Modules
The PLL is used to multiply the input frequency to some higher frequency.
The main features of the PLL are:
Frequency modulation can be optionally superimposed on the synthesized frequency of PLL1. The
frequency modulation capability of PLL2 is permanently disabled.
Configurable frequency multipliers and dividers.
Built-in PLL Slip monitoring circuit.
Option to reset the device on a PLL slip detection.
4.6.1.3.1 Block Diagram
Figure 4-6 shows a high-level block diagram of the two PLL macros on this microcontroller. PLLCTL1 and
PLLCTL2 are used to configure the multiplier and dividers for the PLL1. PLLCTL3 is used to configure the
multiplier and dividers for PLL2.
Figure 4-6. ZWT PLLx Block Diagram
4.6.1.3.2 PLL Timing Specifications
Table 4-11. PLL Timing Specifications
PARAMETER
MIN
MAX
UNIT
fINTCLK
PLL1 Reference Clock frequency
1
f(OSC_SQR)
MHz
fpost_ODCLK
Post-ODCLK
– PLL1 Post-divider input
400
MHz
clock frequency
fVCOCLK
VCOCLK
– PLL1 Output Divider (OD) input
550
MHz
clock frequency
fINTCLK2
PLL2 Reference Clock frequency
1
f(OSC_SQR)
MHz
fpost_ODCLK2
Post-ODCLK
– PLL2 Post-divider input
400
MHz
clock frequency
fVCOCLK2
VCOCLK
– PLL2 Output Divider (OD) input
550
MHz
clock frequency
62
System Information and Electrical Specifications
Copyright
2011, Texas Instruments Incorporated
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