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参数资料
| 型号： | RM48L950PGET |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 134/154页 |
| 文件大小： | 2807K |
| 代理商： | RM48L950PGET |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页当前第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页
PRODUCTPREVIEW
EVEN Address
TCMBUS
ODD Address
TCMBUS
64Bitdatabus
Upper32bits data&
4ECCbits
Lower 32bits data&
4ECCbits
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
Upper32bits data&
4ECCbits
Lower 32bits data&
4ECCbits
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
36Bit
wide
RAM
TCRAM
Interface1
PMT I/F
VBUSP I/F
CortexR4F
B0
TCM
B1
TCM
A
TCM
TCRAM
Interface2
PMT I/F
VBUSP I/F
SPNS174
– SEPTEMBER 2011
4.11 Tightly-Coupled RAM Interface Module
Figure 4-10 illustrates the connection of the Tightly Coupled RAM (TCRAM) to the Cortex-R4F
CPU.
Figure 4-10. TCRAM Block Diagram
4.11.1 Features
The features of the Tightly Coupled RAM (TCRAM) Module are:
Acts as slave to the Cortex-R4F CPU's BTCM interface
Supports CPU's internal ECC scheme by providing 64-bit data and 8-bit ECC code
Monitors CPU Event Bus and generates single or multi-bit error interrupts
Stores addresses for single and multi-bit errors
Supports RAM trace module
Provides CPU address bus integrity checking by supporting parity checking on the address bus
Performs redundant address decoding for the RAM bank chip select and ECC select generation logic
Provides enhanced safety for the RAM addressing by implementing two 36-bit wide byte-interleaved
RAM banks and generating independent RAM access control signals to the two banks
Supports auto-initialization of the RAM banks along with the ECC bits
4.11.2 TCRAMW ECC Support
The TCRAMW passes on the ECC code for each data read by the Cortex-R4F CPU from the RAM. It also
stores the CPU's ECC port contents in the ECC RAM when the CPU does a write to the RAM. The
TCRAMW monitors the CPU's event bus and provides registers for indicating single/multi-bit errors and
also for identifying the address that caused the single or multi-bit error. The event signaling and the ECC
checking for the RAM accesses must be enabled inside the CPU.
For more information see the RM48x Technical Reference Manual (SPNU481).
4.12
Parity Protection for Accesses to peripheral RAMs
Accesses to all peripheral RAMs are protected by odd/even parity checking. During a read access the
parity is calculated based on the data read from the peripheral RAM and compared with the good parity
value stored in the parity RAM for that peripheral. If any word fails the parity check, the module generates
a parity error signal that is mapped to the Error Signaling Module. The module also captures the
peripheral RAM address that caused the parity error.
80
System Information and Electrical Specifications
Copyright
2011, Texas Instruments Incorporated
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