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参数资料
| 型号： | RM7965A-900UI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 64-BIT, 900 MHz, MICROPROCESSOR, PBGA256 |
| 封装： | 27 X 27 MM, 1.62 MM HEIGHT, MO-192BAL-2, CSBGA-256 |
| 文件页数： | 57/60页 |
| 文件大小： | 508K |
| 代理商： | RM7965A-900UI |
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XMEGA A3U [DATASHEET]
Atmel-8386D-AVR-ATxmega64A3U-128A3U-192A3U-256A3U–03/2014
36.1.6 ADC characteristics
Table 36-8.
Power supply, reference and input range.
Table 36-9. Clock and timing.
Symbol
Parameter
Condition
Min.
Typ.
Max.
Units
AVCC
Analog supply voltage
VCC- 0.3
VCC+ 0.3
V
VREF
Reference voltage
1
AVCC- 0.6
V
Rin
Input resistance
Switched
5.0
k
Csample
Input capacitance
Switched
5.0
pF
RAREF
Reference input resistance
(leakage only)
>10
M
CAREF
Reference input capacitance
Static load
7
pF
VIN
Input range
-0.1
AVCC+0.1
V
Conversion range
Differential mode, Vinp - Vinn
-VREF
VREF
V
VIN
Conversion range
Single ended unsigned mode, Vinp
-
V
VREF-V
V
ΔV
Fixed offset voltage
190
LSB
Symbol
Parameter
Condition
Min.
Typ.
Max.
Units
ClkADC
ADC Clock frequency
Maximum is 1/4 of Peripheral clock
frequency
100
2000
kHz
Measuring internal signals
100
125
fADC
Sample rate
Current limitation (CURRLIMIT) off
100
2000
ksps
CURRLIMIT = LOW
100
1500
CURRLIMIT = MEDIUM
100
1000
CURRLIMIT = HIGH
100
500
Sampling Time
1/2 ClkADC cycle
0.25
5
s
Conversion time (latency)
(RES+2)/2+(GAIN !=0)
RES (Resolution) = 8 or 12
5
8
ClkADC
cycles
Start-up time
ADC clock cycles
12
24
ClkADC
cycles
ADC settling time
After changing reference or input mode
7
ClkADC
cycles
After ADC flush
1
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PDF描述 |
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| RN80532KC0412M | 2000 MHz, MICROPROCESSOR, CPGA603 |
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相关代理商/技术参数 |
参数描述 |
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